News AMD Ryzen Threadripper: 1950X aus dem Handel hat vier echte 8-Kern-Dies

[guggi4]

Du mienst wohl ehr zwei Dies mit je zwei CCX also insgesamt vier CCX.
Ein 1900X ist [(2+2)+(2+2)] aufgebaut.
Es gibt atm keinen Ryzen bei dem ein CCX koplett deaktiviert ist, auch ein Ryzen 3 1200 ist [(2+2)]

Soweit ich mich erinnere ist der 1900x da die Ausnahme, da man zusätzlichen Traffic über die Infinity und damit zusätzliche Latenz vermeiden wollte. Daher auch der halbierte Cache, da jeweils ein ccx mitsamt Cache deaktiviert wurde

 

[Wadenbeisser]

AMD hätte auch einfach sagen können, es sind defekte DIE´s. Ist in der Tech-Welt normal und hätte niemanden gewundert.

Würdest du bei einem solchen Produkt das Verbauen von etwas defekten ernsthaft zum Normalzustand erklären?
Das ist vermutlich aus Sicht des Marketings das dümmste was man an der Stelle sagen kann.

 

[WarumAuchNicht]

Und Du meinst AMD hat wirklich geglaubt niemand würde eh und je mal unter den Heatspreader gucken und das herausfinden?
Find ich genau so dumm. :/

Des Weiteren weiß es doch jeden; teildefekte Chips werden immer irgendwie weiterverwurstet, warum also nicht auch beim Threadripper?

 

[Wadenbeisser]

@Shrimpy
Ich gehe davon aus das die Dinger das gleiche Gehäuse wie die Epycs verwenden und immer nur die gleichen Speicher und PCIe Kanäle verwendet werden. Das würde bedeuten das Die 3 und 4 nur über die anderen beiden eine Verbindung nach außen bekommen, schlecht für die Latenzen und vermutlich auch für die interne Kommunikation. Hätte man vorgehabt auf 24 oder gar 32 Kerne zu gehen dann hätte wäre man besser dran gewesen gleich 4 zu bestücken (meinetwegen mit nur einem CCX) und jedes Die mit einem Speicherkanal und 16 PCIe Lanes nach außen zu verbinden. Dann wäre es symetrisch aufgeteilt und es gäbe kein Problem auf 24 oder 32 Kerne zu erweitern.

Daran glaube ich aber nicht wirklich.

Ergänzung (16. September 2017)

@WarumAuchNicht
Und hast du in dem Zusammenhang je erlebt das diese Produkte mit defekt beschrieben werden?
Entweder geht man nur auf die Anzahl der (aktiven) Einheiten ein, lässt es ganz unter den Tisch fallen oder sucht sich einen stellvertretenden Begriff und da passt der Begriff "Dummy" wie die Faust aufs Auge.

 

[Holt]

Es stellt sich im Grunde doch vor allem die Frage warum Threadripper überhaupt 4 Dies hat, denn mit nur 2 unter dem HS könnte deren Abstand geringer und damit die CPU besser zu kühlen sein. So hingegen deckt die Bodenplatte normaler WaKüs für die AMD sogar die Halterung beilegt, die beiden aktiven Dies gar nicht komplett ab.

Ergänzung (16. September 2017)

Hier noch ein Beispiel wie AMD mit Ungenauigkeiten bei der technischen Dokumentation Verwirrung schafft:





Erstmals werden nun wirklich 10 SATA Ports für AM4 angegeben, also die 2 des internen Chipsatzes pro 8 beim X370, für den vorher immer nur 4 SATA Ports angeben wurden. Dann werden auch nur 20 PCIe 3.0 Lanes für AM4 angegeben, also die 16 für die Graka und die 4 des internen Chipsatzes, die mit dessen beiden SATA Port geshared sind, von den 4 angeblichen PCIe 3.0 Lanes der externen Chipsätze ist also keine Rede mehr, auch nicht bei TR4.

Für TR4 werden 60 PCIe 3.0 Lanes genannt, nicht mehr 64, man rechnet also nicht mehr die 4 für die Anbindung des Chipsatzes ein und auch keine vom externen Chipsatz hinzu, obwohl bei dem X399 immer mal wieder was von 2 PCIe 3.0 Lanes zu lesen war, die aber scheinbar auch kein Board verwendet. Aber TR4 hat nur 12 SATA Ports, die 8 des X399 (der technisch dem X370 entsprechen dürfte) und je 2 der internen Chipsätze jedes Dies. Aber im unteren Bild gehen rechts unten von der CPU dreimal PCIe x4/SATA ab, dabei ist einer der drei Ports der mit den 4 Lanes die beim anderen Die für die Anbindung des Chipsatzes genutzt werden und die haben eben keinen SATA Port. Außerdem wird oben die Option 3 x16 + 1 x8 für die PCIe Lanes genannt, aber kein Board hat die und ich wette diese Option gibt es nicht, weil eben ein Die sehr wahrscheinlich nur 1 x16, 1 x8 und 2 x4 hat, man kann aber nicht die beiden x8 der unterschiedlichen Dies zu einem x16 zusammenfassen, weshalb ja eben auch kein Board diese Option anbietet.

 

[poi]

Du mienst wohl ehr zwei Dies mit je zwei CCX also insgesamt vier CCX.
Ein 1900X ist [(2+2)+(2+2)] aufgebaut.
Es gibt atm keinen Ryzen bei dem ein CCX koplett deaktiviert ist, auch ein Ryzen 3 1200 ist [(2+2)]

Du hast recht, ich habe den Begriff CCX falsch verwendet. Der 1900X hat dennoch 2 aktive DIEs mit jeweils 4+0er Konfiguration.

 

[Shadow Complex]

Erstmals werden nun wirklich 10 SATA Ports für AM4 angegeben, also die 2 des internen Chipsatzes pro 8 beim X370, für den vorher immer nur 4 SATA Ports angeben wurden.

Sprach AMD nicht von 2 per CPU + zusätzlich 4 Sata des X370 + 2 Sata-Express die jeweils 2 Sata Anschlüsse darstellen?

Wer weiß wie lange Asmedia an den Chipsätzen schon herumgebastelt hat. Zu dem Zeitpunkt hatte man eventuell den Leichengeruch von Sata Express noch nicht vernommen, spätestens als die Mainboards auf den Markt kamen allerdings schon, weshalb es eben Mainboards mit vielen Sata-Anschlüssen aber ohne Sata Express gibt.

Dann werden auch nur 20 PCIe 3.0 Lanes für AM4 angegeben, also die 16 für die Graka und die 4 des internen Chipsatzes

Ryzen hat 24 Pcie Lanes im Prozessor. 16 + 4 + 4. Wobei letztere 4 für die Chipsatzanbindung benutzt werden. Weiß nicht ob ich dir diesbezüglich widerspreche oder dich schlicht falsch verstanden habe.

Bezüglich PCIe 3.0 Lanes des Chipsatzes gab es doch das Gerücht diese hätten die Zertifizierung nicht geschafft.

Das AMD nicht so ganz korrekte Angaben macht, ist bei RYZEN normal, so hat z.B. der X370er Chipsatz 8 SATA Ports statt nur 4, wie AMD angibt und auch keine 4 PCIe 3.0 Lanes (beim externen Chipsatz!), aber vermutlich 2, zumindest scheint es so, da bei einem MSI X370er Board dort ein ASMedia USB 3.1 Gen 2 Controller dran zu hängen scheint.

Welches wäre das? Es gibt von MSI 10 Mainboards mit dem ASM2142. Dieser kann aber auch per 2 x Gen2.0 angesprochen werden.

 

[ScOuRgE_]

Was für ein irrwitziger Artikel. Ich habe das Märchen vom unbelichteten Die von Anfang an nicht geglaubt. Aber natürlich wird das von AMD erst mal behauptet. Jeder Die, der auf's Package kommt, hat den On-Wafer Test bestanden. Alles andere macht keinen Sinn, da bei einem fehlerhaften Package-Test, der wesentlich umfassender und entscheidender ist als der grobe On-Wafer Test, schnell alle vier Dies für die Tonne wären und das teure Substrat gleich mit. Deswegen werden vier Dies verlötet, die den On-Wafer Test vollständig bestanden haben, um möglichst maximale Ausbeute an verkaufbaren Produkten zu erzielen. Wenn man jetzt die Lotterie spielen lässt, könnte man einen Threadripper 1950X in den Händen halten, dessen Package-Test keine Haftfehler gezeigt hat, sondern lediglich Laufzeitfehler. Damit ließen sich dann bei niedrigerem Takt auch alle 32 Kerne fehlerfrei freischalten. AMD will aber, dass das keiner weiß .

 

[Wadenbeisser]

@Holt
Warum das Teil 4 Die drauf hat ist doch relativ schnell gesagt, weil die Sachen da waren und nichts neu entwicckelt werden muss.
Sockel und Gehäuse kommen offenbar vom Epyc und dann brauch man nur noch 2 Ryzen Die (allso gewaltig werden die 2 revisionen beim Pinout wohl nicht unterscheiden), 2 Abstandshalter bestücken damit der Deckel nicht schief steht und die toten Kanäle beim Mainboard auslassen oder auf Masse legen, fertig ist der Lack.


Die Rechnung ist doch ganz einfach und auf den Folien auch ersichtlich.

Threadripper:
2x x16 und 2x x8 für 4 PCIe x16 Slots = 48 Lanes
3x 4 Lanes / 3 SATA Ports für 3 SSDs = 12 Lanes
Schon sind wir bei den 60 PCIe G3 Lanes aus der ersten Folie
+ 4 Lanes für den Chipsatz macht zusammen 64 PCIe Lanes für den Prozessor.
Weitere 8 PCIe G2 Lanes kommen offenbar vom Chipsatz

AM4 Ryzen:
16 Lanes für die Grafikkarte + 4 Lanes für die SSD und und schon sind wir bei den 20 PCIe G3 Lanes aus der ersten Folie.
Dazu kommen dann eben noch 4 für den Chipsatz und der Rest bleibt vermutlich ungenutzt.
Vom x370 Chipsatz kommen offenbar auch hier noch 8 PCIe Lanes der zweiten Generation hinzu.

Bei deiner ersten Folie steht also einfach der Funktionsumfang der Plattform bei dem die Funktionen der CPU und des Chipsatzes in einen Topf geworfen wurden.
Folie 2 fumelt dann für den Ripper nochmal alles nochmal auseinander, was die Mobo Hersteller draus machen ist dann deren Bier.

 

[Mitch2211]

Und da fragt man sich, warum AMD rote Zahlen schreibt? Hört sich für mich absolut sinnlos an, ,,echte" Chips zu verbauen anstatt Dummies, vorallem wenn sowieso vorn und hinten kein Geld da ist.
...oder natürlich der 8auer hat Mist gebaut.

 

[Wadenbeisser]

@ScOuRgE_
Das Märchen hat nicht AMD verbreitet sondern die Presse.
AMD sprach allgemein von Dummys und da ist es egal ob Strukturen drin sind oder nicht.
Für die Kisten ist es hingegen nicht egal denn strukturlose Dummys müsste man extra erstellen, den toten Ausschuss gibt es gratis.

 

[Camicace]

... Industrie -> Schildbürger!

Und 8auer ...tolle Type, aber hat der schon offiziell Bäume gepflanzt? Er steht in Lohn und Brot im System der Micro-Elektronik.
Keine Ahnung, was sein Video bei euch auslöst aber irgend einen tieferen Hintergrund hat das. Denkt auch an die ganzen anderen You-Tuber, die alle einen wichtigen Dienst an der Menschheit leisten und großes Geld verdienen müssen. ... keine Ahnung....fällt nur auf.

tolle Informationen hier ansonsten

 

[Der_Unbekannte]

Was mich gerade brennend interessiert, so wie es aussieht, enthält der CCX nur und ausschließlich die 4 Kerne und die Caches, keine Lanes, Speichercontroller etc. In Bezug auf "Starship" wird das ganze interessant:

https://imagescdn.tweaktown.com/news/5/7/57514_04_amd-starship-48c-96t-behemoth-7nm-due-2018.jpg

Wie man sehen kann, handelt es sich hier um einen 48 Kerner. Sofern AMD der Grundstruktur treu bleibt (EPYC besteht aus 4 Desktop Dies), dann würde Zen2 bereits bis zu 12 Kerne zur Verfügung stellen. Aufgrund der obigen Tatsache ist eine Erweiterung auf 6 Kerne pro CCX unwahrscheinlich. Stattdessen stellt es kein Problem dar, weitere CCX in Verbindung mit dem Die Shrink und damit weitere Kerne einfließen zu lassen. Wie seht ihr das? Ist ein 12 Kern Zen2 oder Zen3 realistisch?

 

[Holt]

Sprach AMD nicht von 2 per CPU + zusätzlich 4 Sata des X370 + 2 Sata-Express die jeweils 2 Sata Anschlüsse darstellen?

Was 8 wären und die beides des internen Chipsatzes einschließt, aber trotzdem nicht zu den 8 des X370 plus den 2 des internen Chipsatzes = 10 passt.

Ryzen hat 24 Pcie Lanes im Prozessor. 16 + 4 + 4. Wobei letztere 4 für die Chipsatzanbindung benutzt werden.

Und daher üblicherweise nicht mitgezählt werden, aber das Die hat mehr und auch Threadripper ist eine RYZEN CPU und hat mehr PCIe Lanes.

Bezüglich PCIe 3.0 Lanes des Chipsatzes gab es doch das Gerücht diese hätten die Zertifizierung nicht geschafft.

Was auch immer, sowas könnte aber erklären warum da allenfalls fest auf dem Board verlötete Controller dran hängen und sie nicht an einem Slot ausgeführt wurde an dem dann alles mögliche hängen könnte.

Welches wäre das?

Das weiß ich doch nicht mehr, es war einer von denen die schon ganz an Anfang verfügbar waren und die Auswertung von HWInfo zeigte klar, dass es PCIe 3.0 Lanes waren und legte nahe, dass der Controller an Lanes vom Chipsatz hing.

 

[Shadow Complex]

Was 8 wären und die beides des internen Chipsatzes einschließt, aber trotzdem nicht zu den 8 des X370 plus den 2 des internen Chipsatzes = 10 passt.

4 (direkt beworbene SATA Ports) +2 (SATA Express...) *2 (..., die jeweils 2 normale SATA Ports zur Verfügung stellen) +2 (SATA Ports des Prozessors)= 8 ?
Da komme ich auf ein anderes Ergebnis.

Zumindestens meines Wissens nach hat AMD dem x370 stets 8 SATA Ports zugesprochen. Siehe die Folie vom 1. April. Super unglücklich formuliert in der Folie aber man kann ihr diese Information durchaus entlocken.

Dann werden auch nur 20 PCIe 3.0 Lanes für AM4 angegeben, also die 16 für die Graka und die 4 des internen Chipsatzes

Und daher üblicherweise nicht mitgezählt werden, aber das Die hat mehr und auch Threadripper ist eine RYZEN CPU und hat mehr PCIe Lanes.

Du sprichst der Plattform bestehend aus ryzen Prozessor und x370 Chipsatz die 20 Pcie 3.0 lanes ab weil ja 4 lanes zur Anbindung des chipsatzes verwendet werden. Oder verstehe ich das obere Zitat falsch? Im Sinne von interner Chipsatz sitzt in der CPU?
Woran hängt dann meine Samsung 960 EVO wenn nicht an den zusätzlichen 4 Pcie 3.0 lanes des Prozessors. Btw meinen Grafikkarte ist trotzdem mit 16 Lanes angebunden. Und der Chipsatz ist auch voll angebunden.
Wieso also stimmen die 20 Pcie lanes nicht?

Deine Folie zählt ja sowieso die Möglichkeiten der gesamten Plattform auf. Also Prozessor + Chipsatz. Das ist dir bewusst?

 

[Raucherdackel!]

Was für ein irrwitziger Artikel. Ich habe das Märchen vom unbelichteten Die von Anfang an nicht geglaubt. Aber natürlich wird das von AMD erst mal behauptet. Jeder Die, der auf's Package kommt, hat den On-Wafer Test bestanden. Alles andere macht keinen Sinn, da bei einem fehlerhaften Package-Test, der wesentlich umfassender und entscheidender ist als der grobe On-Wafer Test, schnell alle vier Dies für die Tonne wären und das teure Substrat gleich mit. Deswegen werden vier Dies verlötet, die den On-Wafer Test vollständig bestanden haben, um möglichst maximale Ausbeute an verkaufbaren Produkten zu erzielen. Wenn man jetzt die Lotterie spielen lässt, könnte man einen Threadripper 1950X in den Händen halten, dessen Package-Test keine Haftfehler gezeigt hat, sondern lediglich Laufzeitfehler. Damit ließen sich dann bei niedrigerem Takt auch alle 32 Kerne fehlerfrei freischalten. AMD will aber, dass das keiner weiß .

Und endlich jemand, der zu 100% korrekt den Ablauf der Fertigung von CPUs für TR4 und dem Epyc Sockel (wie heisst den der?) beschreibt.

AM2(+) Prozessoren liefen auf AM3 Boards und umgekehrt, wenn man den einen Pin, der unterschiedlich war, herausbrach.
S939 CPUs liefen im Sockel 940, wenn man die drei verschiedenen Pins herausbrach und Glück in der Speichercontroller-Silikonlotterie hatte.
Das Freischalten von Kernen bei AMD muss ich ja nicht extra erwähnen...

Aber du hast nur einen Denkfehler drin: Freischalten würde Octachannel voraussetzen, also geht Freischalten theoretisch nur mit der Serverplattform. Praktisch also gar nicht, weil in die UEFIs der Boards sowas nie implementiert werden wird.

edit:
@ Shadow Complex & Holt:

nette Diskussion. Wir wissen ja , was ein Zeppelin Die alles an Anschlüsse hat. Was genutzt wird, liegt rein an den Herstellern. Da Zeppelin ein SoC samt integrierter Spannungsversorgung ist (in den Sockeln AM4 TR4 und dem Serversockel ungenutzt und auf pass-trough), ist theoretisch sogar ein Mainboard ohne Spannungswandler und Chipsatz möglich.

 

[ScOuRgE_]

Ich gehe auch nicht davon aus, dass es EFIs geben wird, die eine Freischaltung ermöglichen. Theoretisch wäre es aber mit passendem EFI und Board möglich (wie es ja in der Vergangenheit auch tatsächlich mal Realität war). Letztendlich ist es irgendwie gemein, dass man CPUs immer nur innerhalb bestimmter Bins kaufen kann, aber man keine Einsicht in den genauen Package-Test bekommt. Ich will nicht wissen, wie viele Ryzen 1600 im Umlauf sind, deren zwei Kerne nur deaktiviert wurden, weil sie die 3 GHz des R7 1700 bei der Referenzspannung nicht packen.

 

[Wadenbeisser]

Ich glaube kaum das Epyc und Threadripper am Ende gleich getestet werden.

 

[ScOuRgE_]

Das ist falsch. Der SP3 Sockel und der TR4 Sockel sind physikalisch identisch:

http://www.anandtech.com/show/11697/the-amd-ryzen-threadripper-1950x-and-1920x-review

Die Inkompatibilität tritt, wie bereits erwähnt, nur aufgrund der Boards (und wahrscheinlich Microcode) auf. Damit wird erst im Package-Test festgelegt, ob die CPU als Epyc oder Threadripper verkauft wird. Die vier vollständigen Dies sind daher nur plausibel. "Unbelichtete Dies als Abstandshalter", ja ne is klar, weil man hochreines Wafersilicium auch mal eben zum verschenken hat .

 

[rg88]

@Scourge: das was du behauptest ist halt auch schlicht erfunden. Oder hast du irgend einen Beleg dafür?
Wie erklärst du dir das unterschiedliche Stepping, wenn es deiner Meinung nach die identischen Produkte sind?