News AMD Ryzen Threadripper: 1950X aus dem Handel hat vier echte 8-Kern-Dies

[Raucherdackel!]

Es wird ganz einfach so sein, dass AMD die besten Dies für Threadripper und Epyc benutzt, so haben sie es jedenfalls kommuniziert und anhand des 4,3Ghz Boosttakts ist das schonmal glaubwürdig. Und von daher werden halt einfach so gut wie alle CPUs funtionsfähig sein. Und für TR werden halt immer die gleichen zwei Dies deaktiviert - falls sie überhaupt deaktiviert werden. Ich kann mir gut vorstellen, dass Epyc im TR Sockel einfach so läuft. Weil jede CPU mehreren Speicherkanälen auch mit nur einem Riegel anstandslos läuft.

ältere Opterons liefen ja auch auf Consumerboards.

 

[incurable]

@ Shadow Complex & Holt:

nette Diskussion. Wir wissen ja , was ein Zeppelin Die alles an Anschlüsse hat.

Wissen wir das wirklich? Wie viel PCIe root complexes hat jedes die? Wie werden die bei Threadripper und Epyc auf die Fabric links verteilt?

Ergänzung (17. September 2017)

Die Inkompatibilität tritt, wie bereits erwähnt, nur aufgrund der Boards (und wahrscheinlich Microcode) auf. Damit wird erst im Package-Test festgelegt, ob die CPU als Epyc oder Threadripper verkauft wird.

Wenn das stimmen würde, was passiert dann mit Epyc CPUs, bei denen eines der falschen dies defekt ist, so dass sie nicht als Threadripper verkauft werden können?

 

[Raucherdackel!]

incurable, die Dies sind schon vorsortiert, AMD hat die sich die besten 10% für Threadripper aufgehoben, und das sieht man auch zweifellos am Boosttakt.

Wie werden die bei Threadripper und Epyc auf die Fabric links verteilt?

Entweder durch Zauberei, oder durch Auswürfeln, je nachdem was für ne Mondphase gerade ansteht.
Les doch mal die Launch-Artikel von Epyc, da stehen sogar alle deine Antworten drin...

 

[ScOuRgE_]

Mal zwei Beispiele:

Wir haben die Die-Konfiguration:

a b

c d

1) Die a hat zwei defekte Kerne mit Haftfehlern in verschiedenen Clustern, Die d einen. Damit kommt nur noch ein 24 Kerner Epyc in Frage. Auf Die b und c werden jeweils die zwei schlechtesten Kerne hinsichtlich der Frequenzgüte symmetrisch deaktiviert, auf Die d einer. Da alle übrigen Kerne eine gute Frequenzgüte und hohe Effizienz (wenig Leckströme) aufweisen, wird die CPU als Epyc 7451 24/48 2,3 GHz verkauft.

2) Alle Dies zeigen keine Haftfehler, sondern lediglich unterschiedliche Frequenzgüte. Die Kombination a/d ist dabei wesentlich besser als c/b und arbeitet bei 3.4 GHz und der Referenzspannung hinsichtlich der Anforderungen stabil. Die CPU wird als Threadripper 1950X kategorisiert.

So in etwa muss man sich das vorstellen. Die genauen Kriterien und Einsortierung bleibt natürlich das Geheimnis von AMD.

@ über mir: die Dies können eben nicht vorsortiert sein, das ist doch genau der Punkt, den ich die ganze Zeit zu verdeutlichen versuche. Man kann Dies nicht ohne Package-Test hinreichend vorsortieren, das ist technisch nicht möglich. Man kann lediglich mit einem On-Wafer Test abschätzen, welche Dies gut für Threadripper in Frage kämen. D.h. nicht, dass sie das dann auch letztendlich sind. Die Fault-Coverage eines On-Wafer Tests ist absolut nicht hinreichend.

 

[Shadow Complex]

edit:
@ Shadow Complex & Holt:

nette Diskussion. Wir wissen ja , was ein Zeppelin Die alles an Anschlüsse hat.

Mir persönlich geht es eher weniger darum was verbaut ist oder nicht sondern ob AMD seine Aussage diesbezüglich zu einem beliebigen Zeitpunkt geändert hätte. Meiner Meinung nach hat AMD von Anfang kommuniziert Ryzen + Z370 würde 10 Sata Ports ermöglichen, Holt hält dagegen.

 

[incurable]

Entweder durch Zauberei, oder durch Auswürfeln, je nachdem was für ne Mondphase gerade ansteht.
Les doch mal die Launch-Artikel von Epyc, da stehen sogar alle deine Antworten drin...

Du kommst den Antworten in einem Epyc-Artikel näher als in einem Ryzen- oder Threadripper-Artikel. Mehr aber auch nicht.

 

[Unbekannter-Nr1]

Als ob die so viele defekte DIEs hätten... Das wird wie damals beim Phenom sein, manche werden vollwertig sein und manche nicht. Nur das unlocken geht bisher leider nicht.

 

[Arcturus128]

Warum sollte AMD denn voll funktionsfähige Dies als Dummys benutzen? Die könnten sie doch anderweitig verkaufen und selbst unbelichtetes Silizium als Dummy wäre dadurch günstiger.

 

[ScOuRgE_]

Beispiel warum das keine defekten oder Dummy-Dies sind:

Die a und d haben den On-Wafertest bestanden und zeigen eine sehr gute Prognose. Die b und c sind schon im On-Wafertest als schwer defekt durchgefallen und werden als Abstandshalter verlötet. Im Package-Test stellt sich heraus, dass Die a einen defekten Speichercontroller oder drei defekte Kerne in einem Cluster hat. Die d hingegen bestätigt die Prognose aus dem On-Wafertest und arbeitet fehlerfrei bei hohen Frequenzen. Trotzdem ist die komplette CPU inkl. Substrat für die Tonne. Um diese Wahrscheinlichkeit zu minimieren und eine möglichst hohe Produktausbeute zu haben, werden immer funktionsfähige Dies verlötet.

 

[Wadenbeisser]

Und warum sollten die auf einmal kaputt sein? Hat der heilige Geist mit dem Hämmerchen drauf gehauen?

Wenn da was ausfällt dann liegt das eher an defekten Lötstellen und die treten auch bei den normalen Prozessoren auf und gehören dann zum normalen Ausschuss.

 

[Holt]

4 (direkt beworbene SATA Ports) +2 (SATA Express...) *2 (..., die jeweils 2 normale SATA Ports zur Verfügung stellen) +2 (SATA Ports des Prozessors)= 8 ?

Nur beziehen sich die Angaben eben auf die internen plus die externen Chipsätze!

Ohne die PCIe Lanes der internen Chipsätze würde ja die Angabe der Spalte SATAe und die Fußnote dazu nicht stimmen und die besagt, dass jeder der beiden SATAe Ports als zwei SATA oder PCIe 3.0 x2 genutzt werden kann. Die PCIe 3.0 Lanes dafür hat aber nur der interne Chipsatz! Aber egal und die USB Ports will ich mal gar nicht erst nachrechnen.

Zumindestens meines Wissens nach hat AMD dem x370 stets 8 SATA Ports zugesprochen. Siehe die Folie vom 1. April. Super unglücklich formuliert in der Folie aber man kann ihr diese Information durchaus entlocken.

Die ist so schwammig formuliert, da kann man alles rein interpretieren. Der interne Chipsatz hat zwar 4 PCIe 3.0 Lanes, aber nur zwei SATA Ports, um jedem SATAe Port zwei SATA Ports (was die Laufwerke gar nicht nutzen könnten, da der Pinout des Steckers dort nur einen SATA Port vorsieht) zu spendieren, müsste man also noch zwei SATA Ports vom externen Chipsatz dazu nehmen.

Du sprichst der Plattform bestehend aus ryzen Prozessor und x370 Chipsatz die 20 Pcie 3.0 lanes ab weil ja 4 lanes zur Anbindung des chipsatzes verwendet werden.

Nein, wie kommst du nur zu der Faktenverdrehung? Willst su dich damit als Troll outen? Es war von 16+4+4 die Rede, also 24 und da waren die 4 eingerechnet an denen der Chipsatz hängt, genau wie bei Threadripper oft von 64 PCIe 3.0 Lanes die Rede war und dort die 4 für den Chipsatz eingerechnet worden waren und nun von 60 (und 20 für AM4) die Rede ist. Noch mal zu Erinnerung, lies den Post #85 und schau dir die Bilder an, vielleicht ist es einfacher diese zu verstehen als den Text.

Oder verstehe ich das obere Zitat falsch?

Sollte mich nicht wundern, ist mir aber auch egal, manche Leute wollen oder können nichts richtig verstehen, diesen etwas beizubringen ist nur Zeitverschwendung, daher ist hier nun auch Ende Gelände.

 

[Nagilum99]

angeblich soll die zen dies zu 99,9 heile sein ^^

Kein einziger Prozess hat eine yield-rate (Ausbeute) von 99,9 %. Ich bin grad zu faul aktuelle Diagramme aus'm Netz zu fischen, die dürften sich aber wohl um die 80 % bewegen, was durchaus schon kein schlechtes Ergebnis ist. Bis das Ganze in einer kompletten CPU endet, dürften noch weitere Kerne flöten gehen - also kann man ganz am Ende schön testen, was noch lebt und die CPUs dann entsprechend konfigurieren und branden.
Das ist ökologisch und ökonomisch sinnvoll. Wenn die Leitungen in den Trägern fehlen, wären eine Aktivierung schon unmöglich (wobei das auch anders gehen sollte).

 

[MichaG]

Artikel-Update: James Prior, bei AMD für Ryzen als Produktmanager zuständig, hat über Twitter aufkeimende Vermutungen, bei Ryzen Threadripper würde es sich am Ende doch um in Teilen deaktivierte Prozessoren vom Typ Epyc handeln, erneut widersprochen. Sowohl das Trägermaterial für die Dies als auch zwei der vier Dies würden sich unterscheiden: Denn die von AMD zuletzt als „Dummies“ bezeichneten und bei Threadripper nicht genutzten Dies hätten gar keine Anbindung an den Rest des Prozessors. „Das sind im Endeffekt Steine“, so Prior.

[Embed: Zum Betrachten bitte den Artikel aufrufen.]​

Auf die Frage, ob für die nicht genutzten Dies im Vergleich zu Epyc letztendlich auch für sich genommen defektes Silizium zum Einsatz kommt, erklärt Prior: „Konzeptionell ist das der richtige Gedanke.“

 

[konkretor]

Ich verstehe die Aufregung nicht

Der Kunde bekommt das Produkt was beschrieben worden ist

 

[Raucherdackel!]

...jetzt sollte jemand mal die Dies runterbrechen und nachschauen, ob die wirklich nicht verdrahtet sind.

 

[Shadow Complex]

Willst su dich damit als Troll outen?

Oder verstehe ich das obere Zitat falsch? Im Sinne von interner Chipsatz sitzt in der CPU?

Sollte mich nicht wundern, ist mir aber auch egal, manche Leute wollen oder können nichts richtig verstehen, diesen etwas beizubringen ist nur Zeitverschwendung, daher ist hier nun auch Ende Gelände.

Ich habe immer sehr viel von deinen Postings gehalten, vor allem zu Themen wie SSDs oder Fertigungsverfahren. Wenn es um AMD im Allgemeinen geht, bleibt leider von dieser Anerkennung wenig übrig. Ich hoffe mal der oben zitierte Posting ist im betrunkenen Zustand entstanden...

Und ja rückblickend habe ich dich natürlich missverstanden indem ich missverstand, dass du mit integriertem Chipsatz denjenigen des Prozessors meinst. Aber klar mich als Troll zu bezeichnen ist natürlich die einfachere Erklärung.

Nur beziehen sich die Angaben eben auf die internen plus die externen Chipsätze!
Aber egal und die USB Ports will ich mal gar nicht erst nachrechnen.

Das kann ich gerne für dich übernehmen:

Deine Folie spricht von 16 USB (3Gen1 + USB 2.0). (Diese setzen sich folgendermaßen zusammen: 4 USB 3Gen1 durch internen Chipsatz, 6 USB 3Gen1 externer Chipsatz, 6 USB 2.0 externer Chipsatz)

Meine Folie spricht von 6 + 6 (USB 3Gen1 + USB 2.0). D.h. es fehlen die 4 USB 3Gen1 des internen Chipsatzes.

Siehe Asus ROG Crosshair VI: 2 USB 3 Gen2 + 10 USB 3 Gen1 + 6 USB 2.0 ohne Zusatzchips. Ein ASM1143 zusätzlich noch für einen weiteren USB 3.1 Gen2. Mit deinem Foliensatz möglich, bei meinem würden 4 USB 3 Gen1 fehlen, außer in meiner Folie sind die IO Ports des internen Chipsatzes nicht mitgezählt.

Wessen Folien beschreiben also die gesamte Plattform und wessen Folie beschreibt nur die Fähigkeiten des externen Chipsatzes?

Du bleibst dabei dass die 4 Sata + 2 Sata Express nicht nur dem externen Chipsatz entspringen, obwohl meine Folie nur den externen Chipsatz zu beschreiben scheint?

10 Sata Ports und die PCIe 3.0 x4 gehen nicht gleichzeitig.
Was ginge wären 10 Sata Ports + 2x PCIe 3.0 oder aber 8 Sata Ports (nämlich die des externen Chipsatzes) + 4 x PCIe 3.0.

Es gibt 11 Mainboards mit 8 Sata. Diese werden immer vom X370 versorgt, nie vom Prozessor.
Dann gibt es auch noch das Gigabyte Aorus mit folgender Konfiguration: 8x SATA 6Gb/s (X370), 2x SATA Express (belegt 4x SATA, X370). Was meine These weiter unterstützt, dass meine Folie nur die Möglichkeiten des externen Chipsatzes darstellen.

Aber das Thema ist für dich ja beendet weil du mir unterstellst ein Troll zu sein. Jetzt wird sich wohl leider nie aufklären ob ich einfach massiv auf dem Schlauch stehe und einen totalen brainfuck habe oder ob du die dich schlicht geirrt hast(Unwahrscheinlich).

 

[Benji18]

was haben die Leute nur?
AMD hat gesagt das es Dummys sind thats it, ob der DIE jetzt belichtet ist oder nicht ist doch egal aus Wirtschaftlicher sicht macht es mehr sinn, defekte oder teil defekte Chips aus der Produktion so zu verwerten. Es macht hingegen keinen sinn eigene "leere" Silizium Chips zu fertigen.


@Raucherdackel!
denke die Dies sind ziemlich sicher "verdrahtet" wahrscheinlich ist aber im PCB des chips irgendwo ein cut damit die Kerne nicht funktionieren, denke das AMD diesen Chip durchaus nutzt um eventuell mal einen 32 Kerner zu bringen.

 

[teufelernie]

Dazu braucht man aber auch verlässlich eine gewisse Menge Ausschuss, den man nicht anderweitig zu Geld machen kann. Gute Dies zu verbauen die sich anderweitig zu Geld machen ließen wäre Irrsinn.

Das passiert afaik so ja schon mit TR, dessen Ausschussware sich teilweise Ryzen nennt.
Dieses Schema um eine Ebene anzuheben dürfte unter dem Strich für ein Unternehmen sehr rentabel sein.

 

[MichiSauer]

Ich gehe davon aus, dass die Dummies aus den Außenbereichen der Wafer stammt, wo defektes Silizium nach der Belichtung vorliegen kann.
Das wäre auch nur logisch, um die Wirtschaftlichkeit des Gesamtprozesses zu erhöhen. In der Folge des Gesamtprozesses wird man hier ermitteln, inwiefern ein Chip defekte aufweist.
Einzelner komplett guter Die -> Ryzen
Einzelner teildefekter, stabiler Die -> kleiner Ryzen
Einzelner Teildefekter, weniger stabiler Die ->TR/Epic
Defekter Die -> Dummy
Wieso die Einteilung? Man bedenke, dass Ryzen ein einzelner Die ist, der hohe Taktraten erreichen muss. TR/Epic hingegen besitzt mehrere Dies in einem Package.

 

[Cool Master]

Ich hab nen 1950X. Ich hab 16 kerne 32 Threads ob das nun dummy Dies, echte Dies oder defekte Dies sind juckt mich nicht. Ich habe das bekommen für was ich bezahlt habe.