Saint81 schrieb:
Die "Glühbirne" und "Linse" für den "Fotoapparat" macht 90% der Kosten aus? 😮
Es ist eine sehr spezielle Glühbirne, die nur eine Firma der Welt fertigen kann, und bei den Linsen hat man Glück, dass es überhaupt etwas gibt, was man verwenden kann
Hier ist es tatsächlich eine absolute Rarität, dass man das ganze funktionsfähig kombiniert hat.
Khaotik schrieb:
Was ich mich aber frage: Warum ist eine so häufige Umlenkung der Strahlung erforderlich, bevor es auf die Wafer trifft? Generiert das nicht auch wiederum Verluste?
Die Spiegel haben eine Reflektivität von 60%-70%, also schon Verluste. Da war
@PS828 nicht ganz korrekt. Man nutzt also nur so viele Spiegel wie absolut notwendig. Allerdings ist die Kontrolle darüber, wie das Licht auf die Maske und den Wafer fällt (Winkel, Ausleuchtung und Parallelität) so essentiell, dass man all die Spiegel braucht. Für höhere Auflösungen, die gerade vorbereitet werden, wird der Strahlengang noch schwieriger.
Hier das Bild ist aus dem Paper, links der aktuelle Stand, rechts der nächste Schritt.
Und das ist nur der Strahlengang von der Maske zum Wafer.
leonM schrieb:
Jetzt abhängig von der Ausbeute, welche laut TSMC auf ähnlichen LEVEL wie 7 DUV ist, frage ich mich, ob die neuen Konsolen schon in 7EUV kommen oder ob es doch zu wenig EUV-Strassen gibt und diese nur für besondere Produkte bevorzugt werden.
Das ist eine interessante Frage, und ich meine AMD hat sich dazu nicht geäußert. Die Vorteile für 7nm+ liegen auf der Hand, aber es kann auch sein, dass CPUs und GPUs auf EUV wechseln und für die Konsolen dann 7nm DUV gewählt wird. Werden wir abwarten müssen.
HardRockDude schrieb:
Ergänzend zur Frage "Wie werden Chips gefertigt" wäre noch ein Exkurs zu "Wie werden Chips designt" sehr cool
Da habe ich auch nicht viel Ahnung von. Die Grundlagen liegen im Logik-Design, wo die Funktion einer Schaltung als Symbol (Gatter) dargestellt wird und man dann mehrere solche Gatter zu neuen Bausteinen zusammenbringt. Ein Gatter hat zum Beispiel die "UND"-Funktion, das heißt wenn an allen Eingängen eine "1" anliegt, ist der Ausgang auch "1", sonst "0". Beim Chip wird das ganze weiter abstrahiert, und es gibt fertige Blöcke wie Cache und Prozessorkern, die zusammengebracht werden. Jedes einzelne dieser Bausteine kann aber einzeln optimiert werden, wie bei Zen+ bei den Latenzen geschehen ist. Da wird es für jedes Abstraktionsebene eine Gruppe von Spezialisten geben, die sich das anschaut, und der Rest der Ingenieure bringt nachher alles zusammen.
AshS schrieb:
Theoretisch kann ein Schmied durch ständiges Falten, das Ausgangsmuster ja auch bis in die einzelne Atomlage kopieren!
Das Problem ist hierbei, dass der Schmied die Sachen nicht 1:1 kopiert. Du kannst ja mal nach "Katana Hada" googeln und schauen, ob alle gefalteten Linien des Musters 100% identisch sind
Wie entscheidet man, dass man für Teil A des Chips 10 Millionen Transistoren, für den nächsten 500000, für den anderen 15,3 Millionen braucht/will/nutzen kann etc... Und wie plant man so ein Teil überhaupt? "Schaltdiagramme" mit sovielen Bauteilen sind da doch viel zu unhandlich? Kenne mich da genull nau aus!
