mkl1 schrieb:
Bist du Hellseher und kannst sagen, dass PCIe 5 erst in 5 Jahren relevant wird?
Meiner Meinung nach wird PCIe 5 auf dem Desktop erst relevant, wenn die Geräte weniger PCIe Lanes verwenden. Dann hat man einen Ausgleich für die gestiegene Anforderungen an die PCIe Leitungen.
Aber diese Geräte müssen erst noch auf den Markt kommen.
Ansonsten ist PCIe 5 wieder Kostentreiber für die Boards.
Die neuen PCIe-Generationen werden entwickelt, weil es auf dem Server Bedarf für mehr Bandbreite gibt. Die Spezifikation von PCIe 6 soll noch dieses Jahr freigegeben werden. Dann werden 2024 die Systeme eingeführt.
mkl1 schrieb:
So wirklich relevant ist heute selbst PCIe 4 noch nicht, dennoch war es das große Feature bei AMD, als Intel noch kein PCIe 4 unterstützt hat. Die gleichen Leute reden PCIe 5 jetzt klein.
Bei den X570-Board gab es folgende Gegenargumente:
- PCIe 4 bringt für die Endanwendungen wenig, daran hat sich auch nach 2 Jahren nichts geändert.
- X570-Boards sind sehr teuer
- Lüfter
Für mich war der "Grund" ein X570 Board zu kaufen, dass ich 2 SSD verbauen wollte. Der B450-Chipsatz hatte nur PCIe 2.0.
mkl1 schrieb:
Wenn ich mir dann im Jahr 2023 eine PCIe 5 Grafikkarte kaufe, hätte ich ganz gerne eine Plattform dazu, die mir PCIe5 support bieten kann. Kann AMD mir das nicht bieten, greife ich lieber zum Konkurrenten.
Bis 2023 fließt noch viel Wasser den Rhein runter.
Wir werden sehen, ob die Grafikkartenhersteller auf PCIe 5 gehen.
Falls ja werden wir detaillierte Benchmarks haben, die die Auswirkungen eines Wechsels von PCIe 4 auf PCIe 5 zeigen.
Und falls PCIe 5 keine deutliche Auswirkungen auf die Endanwendungen hat, ist das ganze ein teurer Spaß. Denn PCI 5 hat nochmal erheblich höhere Anforderungen an das Boarddesign und die verwendeten Materialien/Komponenten.
Thukydides schrieb:
Ich gehe auch eigentlich davon aus, das AMD gleich auf PCIe 5.0 setzt, denn es ist einfach praktischer die ganze AM5 Plattform dafür auszulegen. Sonst hat man ein Jahr später wieder die nervigen Probleme wie bei Ryzen 3000, dass manche Mainbord PCIe 4.0 beherschen, andere aber nicht.
Wenn ich das ganze System elektrisch so auslege, dass die Signalqualität für PCIe 5 ausreicht, wo ist der Sinn nicht gleich auf PCIe 5 zu wechseln?
Convert schrieb:
Die Interface IP ist ja auch abhängig von der Fertigung. Aber ich habe interssenshalber mal gegoogelt und ein Pressebericht aus September 2020 für die 12nm LP+Fertigung von Globalfoundries gefunden:
https://news.synopsys.com/2020-09-2...o-of-DesignWare-IP-for-12LP-FinFET-Solution,1
Das Problem ist, dass AMD kaum Infos rausgibt, also ist alles Spekulation.
Das neueste Wafer Supply Agreement von AMD mit GF beinhaltet Waferlieferungen für 1,6 Mrd. US über 3 Jahre. Aber niemand weiß was ein IOD kostet. Niemand weiß welche Stückzahlen AMD mit Zen+ CPUs und APUs plant. Und Zen 3 wird auch nicht sofort eingestellt sobald Zen 4 kommt. Und man kann sich die Gerüchte aussuchen die besagen wie lange AMD noch auf AM4 bleibt.
Aber bei der Aussage dass AMD mit dem neuesten Wafer Supply Agreement bei allen Strukturbreiten die Foundry frei wählen kann, geht es nicht nur um die IODs. Je nachdem welche Stacking Technology AMD für neue CPUs und GPUs verwendet, benötigt AMD auch Interposer. Diese werden mit größeren Strukturbreiten gefertigt.
Mit den wenigen Informationen kann man sich schlüssige Argumentationsketten für ein 7-nm-IOD oder ein 12-nm-IOD bei Zen 4 zusammenbasteln.
Welche Funktionen werden die IODs bereitstellen? Für die Ryzen wäre meiner Meinung nach ein IOD mit IGP interessant. Dies würde sich mit 12 nm nicht umsetzen lassen.
Wie wirkt sich ein Shrink von 12 auf 7 nm auf den Verbrauch aus. Das Server IOD wird in 14 nm gefertigt und beansprucht einen großen Anteil am Budget einer Server-CPU.
Aber nicht alles ist einfach 7nm vs 12 nm. Dass AMD die Chiplets für die CPUs von 2 Herstellern bezieht, macht die Logistik nicht gerade einfach. Vor allem wenn die CPUs eh bei TSMC zusammengebaut werden. TSMC zieht gerade eine neue Fabrik in Miaoli hoch.
Convert schrieb:
Wie lange braucht man, um vom Design Kit ein Design zu machen, Tape out, und dann bis zur Massenfertigung?
So wie ich es verstehe sind das Blöcke, die aus einer Bibliothek verwendet werden. Diese Blöcke werden als Teil in einen Chip eingefügt. D. h. es gibt weitere Funktionsblöcke. Erst wenn alles zusammenpasst ist das Design fertig, ...
So weit ich weiß ca. 1 Jahr zwischen tape-out und Produktionsstart.
Convert schrieb:
Wenn der Genoa-I/O-Die wirklich so klein ist, wie in den Gerüchten behauptet, dann wird der wohl nicht in 12nm LP+ sein, sonder eher 7nm. Denn 12nm LP+ kann nur um 10 Prozent zur Reduzierung der Chipfläche beitragen.
Woher kommt das Gerücht?
Von dem Mockup, bei dem jemand das Rome-Mock-up in Photoshop bearbeitet hat?
Convert schrieb:
"Driving the enhanced performance of 12LP+ are features including a 20-percent SoC-level logic performance boost over 12LP, and a 10-percent improvement in logic area scaling."
Und wie viel die Designer davon wirklich ausnutzen steht auf einem anderen Blatt.
Wenn sich die Anzahl der CCDs um 50 % erhöht, dann wirkt sich das auch auf das IOD aus.