News Forschung: Samsungs Roadmap reicht nun bis zum 3-nm-Chip

[Wattwanderer]

Wenn wir an dem Punkt angekommen sind wo ein Strink rein Physikalisch nicht mehr möglich ist, nehmen wir an in zehn Jahren, was dann?
Die Quanten Computer werden bei weitem nicht soweit sein um in Heimcomputern verbaut zu werden.

Irgendwo habe ich Spintronik als Übergangslösung zur Quantencomputer als Roadmap gesehen.

Ich denke aber, dass man dank schnellerer Internetverbindungen eher in Richtung Cloud gehen wird. Computer passen nicht mehr unter den Schreibtisch sondern füllen riesige Hallen. Man hat selbst nur ein Sichtgerät für den Computer.

Halt so wie man sich keine AKW in den eigenen Keller stellt sondern Strom aus weit entfernten Kraftwerken bezieht. Natürlich kann das dann bei technischen Neuentwicklungen wieder günstiger werden die Ressourcen wieder im Haus zu haben...

 

[smalM]

7LPP ist insofern ein Meilenstein, da erstmals EUV-Lithografie im Serieneinsatz genutzt wird. Statt hochaufwendigem Quad-Patterning mit unzähligen Schritten kann bei der EUV-Belichtung mit nur einer Maske jeder Layer eines Chips belichtet werden.

EUV wird von Samsung für Vias & Connects sowie Metal 1x Layer genutzt werden - also alles BEOL. Transistorseitig wird man an Triple- oder Quad-Patterning nicht vorbeikommen.

Zudem wird 35 Prozent weniger Strom bei 10 Prozent Leistungsgewinn verbraucht.

Angaben dieser Art sind IMMER als 35% weniger Strom ODER 10% Leistungsgewinn zu lesen. Und sie gelten selbstverständlich nur für einen Shrink ohne sonstige Änderungen.

Für die Technik muss Samsung jedoch in Vorleistungen gehen. An EUV wurde jahrzehntelang geforscht, allein die Belichtungsmaschinen kosten pro Stück 120 Millionen Euro und mehr. Samsung hat aktuell rund ein Dutzend dieser Scanner im Einsatz

Was in etwa die Hälfte aller existenten Maschinen ist.
Samsung benötigt so viele, weil sie gleich mit EUV für Metal 1x Layer starten und dort der Durchsatz noch recht niedrig ist. TSMC und GloFo werden für 7FF erst in einem zweiten Schritt EUV einführen und auch nur für die viel unkritischeren Vias & Connects (mit entsprechend deutlich höherem Durchsatz).

Wenn wir an dem Punkt angekommen sind wo ein Strink rein Physikalisch nicht mehr möglich ist, nehmen wir an in zehn Jahren, was dann?

Transistoren stapeln
Evolutionäres Schaltungslayout

So siehts aus. Alles nur Marketing.

Für Intels 10nm-Prozeß ist die minimale Gatelänge (also das, was früher einmal dem Prozeß seinen Namen gegeben hat) 18nm. Dabei ist aber zu berücksichtigen, daß das Schema sowieso nur für planare Gates Gültigkeit besaß, was ja mit der Einführung von FinFET eh hinfällig wurde.
Das letzte Mal gepaßt hat es irgendwo bei 250nm/180nm...

Dein 2. Schaubild ist sehr viel besser als Dein 1. Schaubild, es werden nämlich ganze Transistorzellen betrachtet. Das ist schon mal deutlich realistischer als nur CCP x MMP, außerdem wird die Zellhöhe korrekt mit dem M2-Pitch berechnet, was man nur selten sieht...

 

[biente]

Kohlenstoff und Taktraten weit über 10Ghz.

Gallium, Germanium usw gibt es auch noch,
aber da müsste Intel um die Marge hoch zu halten wohl die "Extrem Edition" um 2K verkaufen

 

[UweW.]

3 nm glaube ich erst wenn ich es mit bloßem Auge sehe

Der war gut!

Am REM!


Eine physikalische Grenze ist das Gateoxid. Wenn wir bei einer Atomlage angekommen sind, wird es spannend. Für weitere Verkleinerungen braucht es danach völlig neue Wege.