stefan92x schrieb:
Da wir hier allerdings langsam richtig offtopic werden, versuche ich nochmal den Bogen zurück zu schlagen:
Das was bei AMD mit der RTG passiert, passiert noch viel mehr bei Intel mit quasi jedem einzelnen Geschäftsbereich aktuell.
- RDNA3 hat nicht den Erwartungen und Ankündigungen entsprechend performt.
- Das RDNA4-Lineup besteht nur aus 2 Chips.
- MI100, MI250 und MI300 haben entsprechend der Erwartungen performt.*)
- AMD hat jahrelang (notgedrungen) zu wenig in den Softwarestack investiert und versucht dies nun mit Hau-Ruck-Aktionen wett zu machen. Zuerst für Frontier bei HPC und aktuell bei AI.
- AMD hat viel zu spät beschlossen, RDNA und CDNA wieder zusammenzuführen.
Was bei den Grafikkarten von AMD passiert, ist etwas ganz spezielles und kann so mit Intel nicht verglichen werden. Und auch bei Intel muss man die einzelnen Problemgebiete jedes für sich anschauen.
Aber Grundsätzlich gilt die Probleme bei Intel sind nicht über Nacht gekommen. Sie schwelen seit mehr als 20 Jahren. Auch der fehlgeschlagene Generationswechsel bei der Halbleiterfertigung hat sich erst viele Jahte später ausgewirkt.
stefan92x schrieb:
Aber während AMD selbst bei eingedampfter Roadmap Architekturen nicht komplett absagt (RDNA4 kommt, aber halt nur als Mittelklasse),
Es ist doch ganz einfach, AMD hat die Entscheidungen RDNA4 zu ändern vor mindestens 2 Jahren getroffen. Das hat es AMD ermöglicht noch etwas an den Chips ändern.
Intel hat nach Tests an Engineering Samples beschlossen, dass es keinen Sinn ergibt Falcon Shore als Produkt zu anzubieten. Zu diesem Zeitpunkt können einzelne Fehler auf dem Chip noch eliminiert werden. Wenn der Chip grundsätzlich zu wenig Performance liefert oder zu viel Power zieht, kann man dies nicht mehr ändern ohne die gesamte Roadmap in Frage zu stellen. Der Zeitpunkt der Entscheidung ließ nur "Augen zu und durch" oder einstellen zu. Jaguar Shore zu verschieben weil man Falcon Shore repariert ist keine vernünftige Option.
Was schadet Intel mehr, ein nicht wettbewerbsfähiges Produkt auf den Markt zu werfen und damit allen zu demonstrieren, dass Intel nicht wettbewerbsfähig ist oder es zu begraben? Wenn soll Intel damit
bestrafen für Sales und für Marketing eines nicht wettbewerbsfähigen Produktes verantwortlich zu sein? Welche Kunden soll Intel noch mehr verärgern, weil man beim Versuch ein nicht wettbewerbsfähigen Produktes zu verkaufen, die Zeit der Kunden stiehlt .
stefan92x schrieb:
ruiniert Intel sich komplett seinen guten Ruf durch komplettes Chaos.
Das ist Unsinn. Der gute Ruf ist spätestens durch Sapphire Rapids und Ponte Vecchio ruiniert. Auf der anderen Seite ist "komplettes Chaos" maßlos übertrieben. Intel hat sich nun Mal viel zu spät entschieden eine eigene GPU-Architektur zu entwickeln. Dann noch ein Unternehmen zugekauft. Anschließend gar nicht erst versucht das Know How zu bündeln. Heraus kam getrennt marschieren und einzeln verlieren. Das folgerichtige Ergebnis, wenn man sich verzettelt, anstatt sich auf ein Produkt zu konzentrieren.
Das Versagen von Intel im Markt für HPC und AI Beschleuniger zieht sich seit 20 Jahren hin. Xeon-Phi konnte mit Nvidia nicht mithalten. Dass Xeon-Phi bei den Superrechnern einen gewissen Erfolg hatte, lag wohl maßgeblich daran, dass Intel der Hersteller von Xeon-Phi war. Ebenso wie Ponte Vecchio nur deshalb in Aurora verbaut wurde, weil Intel der Hersteller von Ponte Vecchio war. Was ein Vorzeige Projekt hätte werden sollen, wurde zum Mahnmal für Intels Ineffizienz. Sowohl was GPUs als auch was CPUs betrifft. Golden Cove war genau für einen Markt geeignet, High Performance Desktop. In allen anderen Märkten war Golden Cove eine Last. Ohne die traditionell starken Plattformen und die hohe Bindung der Unternehmenskunden, wäre es für Intel noch viel schwerer geworden.
Die Intel Data Center AI Beschleuniger sind aktuell nicht wettbewerbsfähig, weil in diesem Markt momentan nur Spitzenperformance bei guter Effizienz zählt. Es gibt kein Einstiegssegment bei Data Center AI Beschleunigern, wo Intel unter Aufgabe der Marge das Produkt losschlagen könnte.
Und noch etwas, Jaguar Shores muss 2026 oder allerspätestens 2027 kommen. Wenn dem so ist, dann ist die Architektur und RTL-Programmierung von bereits Jaguar Shore abgeschlossen. Damit liegt heute schon weitgehend fest welche Performance mit Jaguar Shore erreicht werden kann. 2026 wird der Nachfolger von Blackwell der Maßstab Jaguar Shores sein. 2027 wird wahrscheinlich der Nachfolger vom Nachfolger von Blackwell der Maßstab sein.
Allenfalls am Nachfolger von Jaguar Shore kann Intel momentan noch grundlegenede Dinge verbessern und so am Performance Level schrauben. Jede weitere Verzögerung reduziert die Erfolgschancen.
Im Halbleitergeschäft legten Entscheidungen, die vor 4 Jahren oder noch früher getroffen wurden, die Performance, Power und Area von Chips/Packages, die heute auf den Markt kommen, bereits weitgehend fest. D. h., das Einstellen von Falcon Shore ist nur die Konsequenz aus Entscheidungen die vor Jahren getroffen wurden. Das ist bitter, aber so ist das Halbleitergeschäft.
Wenn es bei Intel Chaos gäbe, hätte Falcon Shores es nicht einmal bis zum Engineering Sample gebracht.
Das Problem ist, dass Intel die Data Center GPU/AI Roadmap erst 2023 aufgeräumt hat. Pat Gelsinger hätte schon 2021 dafür sorgen müssen. Durch diese Verzögerung hat Intel 2 Jahre vergeudet. Hätte Intel die Roadmap 2021 aufgeräumt würden wir eventuell nicht über das einstampfen von Falcon Shores diskutieren.
Eine ganz andere Herausforderung ist, dass es für die Mitarbeiter frustrierend ist, wenn die Produkte an denen man arbeitet, eigentlich nie auf den Markt kommen. Es macht keinen Spaß für die Tonne zu arbeiten.
Das könnte den gewaltigen Aderlass, den Intel in den letzten Jahren erlitten hat, nochmal erhöhen.
stefan92x schrieb:
Noch was aus dem Earnings Call, nicht nur ist Falcon Shores gecancelt, offenbar ist Clearwater Forest auch verschoben worden:
https://www.servethehome.com/the-flagship-18a-intel-xeon-clearwater-forest-just-moved/
War Clearwater Forrest auf 18A noch im Jahr 2025 jemals realistisch?
Fährt man einen neuen Prozess mit so großen Dies ein? Die Chiplets von Panther Lake sind kleiner und deshalb prädestiniert um den 18A Prozess einzufahren.
Die größeren Chiplets von Clear Water Forrest fertigt man, wenn der 18A Prozess eingefahren ist. Dazu bitte beachten, dass erst ca. 4 Monate nach dem Start der HVM die ersten fertigen Wafer die Fab verlassen.
stefan92x schrieb:
STH spekuliert hier, dass es damit zusammenhängt, dass AI-Server möglichst starke Cores brauchen, und der Cloud Native Markt (auf den E-Core CPUs wie eben Clearwater Forest ausgelegt sind) eher wenig Beachtung in diesem Jahr finden dürfte.
Das könnte auch ein Rolle spielen.
stefan92x schrieb:
Das wäre die positive Interpretation, denn auf der anderen Seite sprechen wir hier über ein 18A-Produkt, das verschoben wird, das wirft natürlich auch wieder Fragen zum 18A-Node an sich auf.
Nein.
Intel hat bei derselben Pressekonferenz gesagt Panther Lake kommt noch dieses Jahr. Das wäre nicht möglich, wenn es Probleme mit dem Prozess gäbe.
Das Problem ist, dass beim 18A Node Pat Gelsinger viel zu hohe Erwartungen geweckt hat. Sie waren eventuell notwendig um überhaupt das Projekt 5 nodes in 4 years angehen zu dürfen. Andererseits werden Projekte an ihren Erwartungen gemessen.
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*) Noch ein bisschen Off topic:
Es machen News zu MI400 die Runde.
https://lists.freedesktop.org/archives/amd-gfx/2025-February/119450.html
enum {MISC_DATA_MAX_SIZE_IN_DWORDS = 20};
-struct WRITE_REG {
- uint32_t reg_offset;
- uint32_t reg_value;
+/*
- * RRMT(Register Remapping Table), allow the firmware to modify the upper address
- * to correctly steer the register transaction to either the local AID/XCD or
- * remote MID on SMN.
- * mode : Mode of operation for RRMT
- * 0=Local XCD
- * 1=Remote/Local AID
- * 2=Remote XCD
- * 3=Remote MID
- * mid_die_id : Physical ID number of the Multimedia IO Die (MID) to be accessed for RRMT.
- * 0=MID0.
- * 1=MID1
- * xcd_die_id : Virtual ID number of the Accelerated Compute Die (XCD)
- * to be accessed for RRMT. For MI400, there are 2 Active
- * Interposer Die (AID) each with 4 XCDs. The number of
- * available XCDs depends on the Partition Mode programmed
- * by the Secure Processor
- * 0=XCD0.
- * 1=XCD1.
- * 2=XCD2.
- * 3=XCD3.
- * 4=XCD4.
- * 5=XCD5.
- * 6=XCD6.
- * 7=XCD7.
- *
Laut Kommentaren im Treiber sind es 2 AID mit jeweis 4 XCD.
Den Multi Media IO Die (MID) gab es auch in Fig 7 des Patentantrags US 20220320042A1 "Die Stacking For Modular Parallel Processors". Fig 7 hat ja angeblich das Top Modell von RDNA 4 gezeigt.
In Text steht auch nur:
Additionally, in some embodiments, the graphics processor MCM 702 also includes input/output (I/O) logic in a multimedia and I/O die (MID) 708 separate from the graphics processing stacked die chiplets 602.
