News Prozessorgerüchte: Rome mit 256 MB L3-Cache, Comet Lake-S mit zehn Kernen

[Taxxor]

Also man kann den i9-9900K ja vielfältig bezeichnen, aber als ausoptimiert?

Du sagst es doch selbst schon

Mit dieser Architektur wird Intel nirgends auch nur irgendetwas draufpacken, da ist der letzte Millimeter der Fahnenstange erreicht.

Wenn man auf die Architektur nirgends mehr irgendetwas draufpacken kann, dann ist sie so weit optimiert, wie es eben nur ging.

Ergänzung (26. November 2018)

Alltag beim SW entwicklen:

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Ähm, ich habe gerade 2130 Threads und 161 Prozesse und habe außer Chrome mit 3 Tabs,Steam, Radeon Treiber, HWInfo, Discord, Hangouts und Rainmeter nichts am laufen.
Also so besonders sind diese Angaben nicht, und nichts davon würde schneller laufen, wenn ich mehr als 6 Kerne hätte.

 

[Banned]

Comet Lake bitte für 1151v2 und mit Hardware-Fixes, dann seid Ihr meine Helden, Intel!

Aber ich hab da nur bedingt Hoffnung.

 

[latexdoll]

Zum Thema Speicher :-) Pet mit 4 KB Ram

 

[pgene]

Alltag beim SW entwicklen:

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Wenn ich die Wahl hätte: TR 16C/32T , hab ich aber nicht, FA beschafft HW

Da lässt sich aber jemand schnell vom Windows Taskmanager beeindrucken. Prozesse sind mit 139 übrigens relativ wenige.

 

[Ozmog]

Ich würde nicht einen Cent darauf wetten, dass SiSoft das, aufgrund der neuen Architektur mit Chiplets und IO-Die, abseits der Gesamtsumme richtig auslesen kann, inkl. Cache-Unterstruktur.

Ich wette nicht auf SiSoft, ich wette auf AMD und deren Entwicklung.

Man kann davon ausgehen, dass die CCX-Struktur so Fortbestand hat, bis eine neue Architektur Zen ablöst. Der IF ist hoch skalierbar und der Aufwand einen CCX mit mehr Kernen auszustatten sicher nicht ohne. Nicht umsonst gibt es bei Intel den Ringbus, damit die Kerne untereinander Kommunizieren können bzw Daten zwischen diesen hin und her geschoben werden. Innerhalb eines CCX läuft es zwar über den gemeinsamen L3, aber mal eben mehr Kerne dran zu packen, kann nicht so ohne weiteres funktionieren, ansonsten bräuchte man auch kaum eine solche Hierarchie von CCX und IF.

Der IF ist dazu nun da, man kann praktisch einfach ein paar CCX zupacken, ohne viel Aufwand betreiben zu müssen. Dafür ist der IF da, ob CCX oder CUs...

 

[LencoX2]

Alltag beim SW entwicklen:

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Wenn ich die Wahl hätte: TR 16C/32T , hab ich aber nicht, FA beschafft HW

SW-entwickeln: oft paralleles Compilen, Debuggen, Ausführen und berechnen, oft 2-3 IDEs geöffnet.
Wer da noch einwendet, es gebe für 16C nicht genug Last oder würde im Vergleich zu 4C nicht schneller/besser, der hat es selbst noch nie getan oder will nur diskutieren.

 

[Taxxor]

Der IF ist dazu nun da, man kann praktisch einfach ein paar CCX zupacken, ohne viel Aufwand betreiben zu müssen. Dafür ist der IF da, ob CCX oder CUs...

Das einzige, was wir über Zen2 in Form von Rome bisher wissen, ist, dass der IF hier in erster Linie für die Kommunikation zwischen den Chiplets und dem I/O Die zuständig ist.
Ob er auch weiterhin innerhalb der Chiplets für CCX Kommunikation genutzt wird, ist zwar möglich und auch nicht unwahrscheinlich, aber wir wissen es nicht.
Ich denke aber spätestens zur CES haben wir da Klarheit.

Klar ist der IF hochskalierbar, aber die CCX Kommunikation schlägt sich eben auch auf die Latenzen nieder, die dann bei der Kommunikation der einzelnen Chiplets über den IF noch weiter erhöht werden.
Die einzelnen Chiplets als native 8C Dice zu gestalten, statt 2x4C CCX, würde die Latenzen stark verbessern.


Aber wer weiß, vielleicht sehen die neuen 8C Chiplets auch völlig anders aus. Vielleicht sehen wir auch 8 einzelne Kerne, die alle untereinander über IF kommunizieren, genau wie es die 8 Chiplets untereinander tun

 

[modena.ch]

Die einzelnen Chiplets als native 8C Dice zu gestalten, statt 2x4C CCX, würde die Latenzen stark verbessern.

Verbessern ja, aber nicht stark, Innerhalb eines CCX kommuniziert AMD bedeutend schneller als Intel.

Ein optimierter CFL kommt auf eine mitte 40ns Latenz Core2Core immer gleich und ein optimierter Zen+ ist innerhalb des CCX bei 14ns und CCX2CCX bei einer hohen 50er.

Also IF Takt oder Durchsatz etwas erhöht oder die Latenzen der Kommunikation optimiert und der Ringbus ist
in Schlagdistanz.

 

[Taxxor]

Verbessern ja, aber nicht stark, Innerhalb eines CCX kommuniziert AMD bedeutend schneller als Intel.

Ich bezog mich auch nicht auf Intel, sondern rein auf den Vergleich 2 CCX vs 1 CCX

Und deine angegebenen 14ns sind schon stark niedriger als die 50+ ns zwischen den CCX.

 

[Zuckerwatte]

[...]

Ähm, ich habe gerade 2130 Threads und 161 Prozesse und habe außer Chrome mit 3 Tabs,Steam, Radeon Treiber, HWInfo, Discord, Hangouts und Rainmeter nichts am laufen.
Also so besonders sind diese Angaben nicht, und nichts davon würde schneller laufen, wenn ich mehr als 6 Kerne hätte.

Lasch.
3472 Threads 277 Prozesse @ Dell Latitude E6440 @ i5 4200M (2C/4T) Ich hab wohl einfach mehr Tabs offen im Opera.

Windows Taskmanager...

 

[Ozmog]

Falls es nicht noch mehr Nachteile gibt, wenn sich 8 Kerne den L3 direkt teilen.

Ich bleib bei meiner Vermutung, dass weiterhin 4-Kern-CCX verwendet werden, Verbesserungen des IF werden ja wohl auch noch mit drin sein, eventuell auch eine Entkopplung vom RAM-Takt ist im Bereich des Möglichen.
Ich bin gespannt und halte es wie ein Wissenschaftler: Selbst wenn ich nicht recht habe, ist es doch höchst interessant und wird so schnell nicht an Faszination verlieren...

 

[user2357]

Die einzelnen Chiplets als native 8C Dice zu gestalten, statt 2x4C CCX, würde die Latenzen stark verbessern.

Aber wer weiß, vielleicht sehen die neuen 8C Chiplets auch völlig anders aus. Vielleicht sehen wir auch 8 einzelne Kerne, die alle untereinander über IF kommunizieren, genau wie es die 8 Chiplets untereinander tun

Der Leak mit den 16x16MB L3 spricht schon für 4er CCX, oder? Die Anlegenheit der CPU-Kern Verbindung mit 28 Links bei 8 Kern-CCX (jeder zu jedem, wie im 4-Kern-CCX, dort sind es aber nur 6 Links) spricht in meinen Augen auch gegen einen 8-Kern-CCX mit ein mal 32MB L3 anstatt 2x16MB.

"genau wie es die 8 Chiplets untereinander tun" - Die Chiplets in Rome, wenn Du die gemeint hast, kommunizieren doch nur über den zentralen I/O-Chip und nicht untereinander. Das hatte Papermaster in dem Interview auf Anandtech bestätigt.

IC: Do the chiplets communicate with each other directly, or is all communication through the IO die?


MP: What we have is an IF link from each CPU chiplet to the IO die.

 

[Hypocrisy]

mein erster rechner hatte 640kb ram und 40 MB hdd. aktuell lieg ich vorne :-D

80286-16 mit 640KB RAM und 20MB HDD....schade dass mein Vadder den weggeben hat

@topic:
So viel Leistung wird man nie brauchen. Da bin ich ganz sicher.

 

[Taxxor]

Die Chiplets in Rome, wenn Du die gemeint hast, kommunizieren doch nur über den zentralen I/O-Chip und nicht untereinander. Das hatte Papermaster in dem Interview auf Anandtech bestätigt.

Und sie sind über was mit dem I/O Die verbunden? Die Kommunikation läuft von einem Chiplet über den IF zum I/O Die und von da über den IF zum anderen Chiplet.
Also ja, der Weg läuft über den I/O Die, aber trotzdem über den IF.

"untereinander kommunizieren" bedeutet ja nicht zwingend eine direkte Verbindung.
Mehrere PCs an einem Switch kommunizieren ja auch untereinander, auch wenn sie nicht direkt verbunden sind.

 

[Krautmaster]

Alltag beim SW entwicklen:

Anhang anzeigen 728210
Wenn ich die Wahl hätte: TR 16C/32T , hab ich aber nicht, FA beschafft HW

das können auch 10000 Thread sein. Solange du sie nicht gleichzeitig auslastest hast du keine Gain. Die Taskmanager Sache sagt da doch 0 aus.

 

[7hyrael]

Also werden die 10nm wieder verschoben.. ?

Wenn Ende 2019/Anfang 2020 Comet Lake-S kommt, wird man die 10nm Prozessoren von Intel frühstens Ende 2020 sehen. Damit würde Intel AMD 2 Jahre den Markt überlassen. Das wäre schon heftig.

erstens wirds sich leider wohl nicht so drastisch auswirken für intel wie sich das anhört,
zweitens wärs absolut gut und notwendig, wenn es sich mal so drastisch auswirkt. Es täte Intel wie AMD gut, wenn AMD mal min ca. 30% vom Markt (Consumer wie Enterprise) übernimmt. Dann kann man langsam wieder von einer guten Marktsituation reden.

 

[dec7]

Gut getimed die Nachricht, grad am Black Friday konnt ich nicht wiederstehn als ich nen 9700k günstig sah, wenigstens hab ich dazu ein Brett geordert das auch einen 10c mit einem müden Lächeln befeuern kann.

In der Hoffnung das Intel wenigstens den Sockel beibehält wenn man schon solange auf 14nm rumreiten muss.

 

[Multivac]

Ob ein paar findige Entwickler in der Lage sind ein Betriebsystem direkt in den L3 Chache zu laden um sie die Reaktionszeiten zu verbessern?
256MB ist echt eine Ansage.

Das geht nicht aber im HFT wird der cache teilweise gelockt. stichwort CAT. und Nnetzwerkkarten haben APIs im userspace. Solarflare

 

[gustlegga]

Zum Thema Speicher :-) Pet mit 4 KB Ram

Nice
Da kann ich abgesehen von einem C64 (und später ein Amiga500) nur einen Sharp PC-1403, den ich für die Schule brauchte, gegenstellen. Basic programmierbar, 8kb statischer Ram und 72kb Firmware Rom.
Der Sharp und Amiga sind funktionstüchtig immer noch vorhanden.

 

[7hyrael]

In der Hoffnung das Intel wenigstens den Sockel beibehält wenn man schon solange auf 14nm rumreiten muss.

Sicher