Vom Analyst Day ist von Chuck Moore aus der Fragenrunde bekannt, dass die FPU ein 4-Issue-Design ist, wonach also pro Takt bis zu vier Befehle ausgeführt werden können. Da die FPU von beiden Integer Cores gemeinsam genutzt wird, enthält der Scheduler auch die Befehle der maximal zwei ausgeführten Threads. Aus diesen werden pro Takt die ausführbaren Befehle ähnlich wie beim Integer Scheduler ausgewählt. Die Floating-Point-Register der beiden Threads könnten in einem gemeinsamen Registerfile liegen, während threadspezifische Informationen wie das Mapping vermutlich in getrennten Speichern gehalten werden. Insgesamt ist die Ausführung von Floating Point Code mit SMT in anderen Prozessorarchitekturen (z.B. Nehalem) vergleichbar. Während AMD für Integer Code Probleme bei der Doppelbelastung der Einheiten und Caches sah, bietet eine FPU viel mehr Potenzial für die Ausführung eines zweiten Threads, da allein schon durch die Latenzen von mehreren Takten der FP-Befehle diese oft genug auf Ergebnisse der vorhergehenden Befehle warten müssen. Dadurch gibt es viele Taktzyklen, wo in einer oder mehreren der FP-Einheiten kein Befehl ausgeführt wird. Dank eines zweiten Threads mit explizit unabhängigen Befehlen können diese Lücken effizient genutzt werden. Durch eine Erhöhung der vorhandenen Ressourcen beim Bulldozer gegenüber dem K10 wurden nicht nur mögliche leichte Einschränkungen durch die Parallelausführung reduziert, sondern noch Spielraum nach oben geschaffen.