Spannend wenn sie das im 55W Korsett halten können.
Gerade im Hinblick auf den M1 Pro. Da Alderlake zwangsläufig noch in einem verbesserten 10nm-Prozess gefertigt wird, wäre die Differenz von "30Watt" zu "55Watt" quasi 1:1 durch den 5nm P-Node von TSMC zu erklären.
Klar, Apple hat die größeren Cores und damit mehr single core-Leistung.
Aber im "Profibereich" ist das wumpe, da zählt render-Leistung etc. Die monolithischen singlecores wären idR für Spieler interessant, aber beim rendern haben wir Apples 8+2-Ansatz gegen Intels 6+6 (/3 da nur HT)+8 Ansatz. Und Intel hat afaik ja noch CPUs mit 8 großen Cores in Petto.
Was hier nicht reinfällt ist die GPU, wobei ich nicht weiß ob Apple durch die Nutzung desselben Speichers und der direkten Anbindung jetzt Vorteile bez. Latenz etc zieht - oder der "shared RAM" einfach in bestimmten Szenarien zu wenig ist sowie der SoC ganz simpel Probleme hat die Hitze aus dem Core zu bekommen. Wenn Intel dann eine große Xe-GPU separat neben den SoC lötet, haben sie da einfach mehr Fläche zum Arbeiten. Und höhere Ausbeute. Die Anbindung per EMIB/FOVEOS etc kann Intel wie sie schon gezeigt haben, gab ja auch mal nen Navi-Chip mit HBM auf dem EMIB.
Das wäre übrigens der zentrale Kritikpunkt an Apples M1-SoCs - das große Thema der Skalierbarkeit ist bei Intel, AMD und nVidia die Nutzung von Chiplets und deren Anbindung über ein fabric. Apple baut sehr gute, aber monolithische SoCs. Jetzt ist es in Notebooks schon anders als in smartphones, in einem 16" Notebook sind drei cm² extra nicht so schlimm, wenn AMD mit Zen4 einfach 16 Kerne plus RDNA3 um einen evtl gemeinsamen 256MB oder größeren Cache gruppiert, können sie im nächsten Jahr die dicke Keule schwingen. Und weil der "SoC" dadurch quasi "breit" gebaut wurde, muss er für die Leistung nicht so hoch takten, läuft also effizient.
Intel und nVidia werden das Konzept ja nächstes Jahr (Pi mal Daumen) übernehmen, da ist ja alles schon in der pipeline.
Bin gespannt auf einen Alderlake-Nachfolger wenn Intel anfängt große Kerne, kleine Kerne und Xe-GPUs flexibel auf einem EMIB zu kombinieren und mit FOVEOS Cache drauf zu stacken. Und dann hat Intel evtl mal ein paar Schritte EUV in der Fertigung. FinFET soll ja ohnehin Richtung GAA geändert werden.
Endlich mal Spannung hier, das letzte spannende Produkt war Broadwell...