News Intel vs. AMD: Intel stichelt weiter gegen „zusammengeklebte Dies“

[DarkerThanBlack]

Die sind doch bloß sauer, weil sie selber nicht auf dieses Idee gekommen sind.

 

[zeroman]

OT: Ja, von der Taktik kann dir Lukas Podolski en Lied trällern - von Köln gekauft und wie oft hat er bei Bayern gespielt ? Aber egal, auf der Bayern Bank sitzen und Gehalt kassieren ohne was zu tun war sicher auch nett.

Ein Jim Keller setzt sich, glaube ich, nicht auf die Ersatzbank.

 

[YforU]

Nur auszugsweise weil meine Zeit an einem Feiertag begrenzt ist: Du musst unbedingt nochmal drauf eingehen was PCIe 3 zu PCIe 4 mit der IF Bandbreite und UMA zu tun hat. DANKE!

Die beiden x16 Links welche pro DIE vorhanden sind werden je nach Bedarf (Ryzen, Epyc, TR, Embedded) für PCIe/SATA und/oder IF (Interconnect) genutzt. Für PCIe 4 muss die Bandbreite entsprechend ansteigen. Das trifft auch zu wenn Links als Interconnect (DIE to DIE) verwendet werden. Ansonsten gibt es einen Flaschenhals wenn beispielsweise von einem DIE auf ein PCIe 4 Gerät wie dGPU zugegriffen wird welches am PCIe Controller eines anderen DIE hängt.

Mit PCIe 4 steigt die Bandbreite. Gleichzeitig nimmt die Latenz ab. Trifft damit auch auf die IF zu und dadurch wird der Zugriff auf Speicherbereiche welche an anderen Speichercontrollern angebunden sind "günstiger".

Siehe:
https://www.servethehome.com/wp-content/uploads/2017/06/AMD-EPYC-7000-Series-IO-Subsystem.jpg
https://www.servethehome.com/amd-epyc-7000-series-platform-level-features/

 

[anexX]

Ein Jim Keller setzt sich, glaube ich, nicht auf die Ersatzbank.

Das bezog sich nicht auf Keller sondern auf die Taktik - Jim gibt sowieso immer erst dann Ruhe wenn er seine Ideen verwirklicht hat - der Typ ist eh nicht zu bremsen. ^^

 

[mironicus]

Das Intel seinen Konkurrenten so basht heißt erst mal das sie AMD sehr ernst nehmen und in Wirklichkeit neidisch sind.

 

[Ned Flanders]

Mit PCIe 4 steigt die Bandbreite. Gleichzeitig nimmt die Latenz ab. Trifft damit auch auf die IF zu und dadurch wird der Zugriff auf Speicherbereiche welche an anderen Speichercontrollern angebunden sind "günstiger".

Verstehe ich immer noch nicht. IF ist eine Hypertransport basierte Punkt zu Punkt Verbindung. Was hat deren Geschwindigkeit mit der Einführung von PCIe4 zu tun.

 

[rentex]

Nur ist das respektieren ist nicht gewollt, oder es fehlen ihnen einfach nur die E...

die Ostereier😉

 

[werpu]

Das bezog sich nicht auf Keller sondern auf die Taktik - Jim gibt sowieso immer erst dann Ruhe wenn er seine Ideen verwirklicht hat - der Typ ist eh nicht zu bremsen. ^^

Sagen wirs mal so, er macht das was er will und wenn das Projekt dann zu 70% fertig ist geht er wieder.
Bin schon gespannt wo es ihn nach Intel hinverschlägt in 3-4 Jahren oder so.

 

[JaKno]

Das monolithische Design mag in vielen Szenarien vorteilhaft sein, aber die Ausbeute wird auch in 7nm das Problem und die CPUs entsprechend teuer sein. Von daher ist der Ansatz von AMD schon clever, auch wenn bei manchen Szenarien EPYC das Nachsehen haben wird.

 

[Sinnfrei]

Verstehe ich immer noch nicht. IF ist eine Hypertransport basierte Punkt zu Punkt Verbindung. Was hat deren Geschwindigkeit mit der Einführung von PCIe4 zu tun.

Alles und Nichts. Die Verbindung wird über Multi-PHYs realisiert die sowohl PCIe als auch andere Standards unterstützen (z.B. xGMI, eventuell bald auch CCIX). Es ist anzunehmen das bei der nächsten Generation die Bandbreite für alle Protokolle steigen, und die Latenz sinken, wird.

 

[YforU]

Verstehe ich immer noch nicht. IF ist eine Hypertransport basierte Punkt zu Punkt Verbindung. Was hat deren Geschwindigkeit mit der Einführung von PCIe4 zu tun.

Schau dir das Bild vom Aufbau der x16 Links genau an:
https://www.servethehome.com/wp-content/uploads/2017/06/AMD-EPYC-7000-Series-IO-Subsystem.jpg

Grün: IF
Blau: PCIe
Schwarz: SATA

Einfach formuliert: Die x16 Links sind universell und haben mehr als einen Betriebsmodus. Für die Unterstützung von PCIe 4 muss die Bandbreite rauf. Die liegt heute im Maximum (als Teil der IF) etwas über dem Niveau von PCIe 3. In Zukunft muss es entsprechend etwas mehr als PCIe 4 sein.

 

[-Ps-Y-cO-]

Welche Relevanz hat ein einzelner Deutscher Händler? Die meisten CPUs landen doch in OEM-Kisten, da ist AMD momentan (leider) noch ein kleines Licht, im mobilen Bereich schauts zappenduster aus.

Mindfactory schlüsselt in diesem Diagramm die Daten EU-WEIT ein.
Das heisst, dass diese Diagramme/Sheets eine EU-Weite Aussagekraft haben.

 

[werpu]

Das monolithische Design mag in vielen Szenarien vorteilhaft sein, aber die Ausbeute wird auch in 7nm das Problem und die CPUs entsprechend teuer sein. Von daher ist der Ansatz von AMD schon clever, auch wenn bei manchen Szenarien EPYC das Nachsehen haben wird.

Ich denke die Nachteile werden sich immer mehr egalisieren.
Die IF ist ja jetzt schon kein wirkliches Problem mehr wenn man den Speicher ordentlich hochdreht.
Und mit jeder Verbesserung werden die Nachteile immer weniger und die Vorteile immer mehr zum Tragen kommen. An einem IF ähnlichen Konzept wird Intel mittelfristig nicht herumkommen. Ich denke Jim Keller wird das durchdrücken.

 

[andi_sco]

Der 14 nm Prozess von TSCM kam genauso zuerst für Smartphones.

Soll man Intels 10nm Prozess (5G) Modem Prozess nennen, weil Intel diesen in 10nm fertigen wollte ?
Naja gut, ist er nicht, wird in 14nm gefertigt.

Sind Smartphone Chips und Desktop/Mobile CPUs Vergleichbar? Sprich die Fertigung.

Ergänzung (4. Oktober 2018)

Schauen wir mal, was die Zukunft bringt.
Für mich ist es auch fraglich, ob TSMCs 7nm Smartphone Fertigung für große CPUs taugt.
AMD hatte ja schon beim Fusion Projekt Probleme, CPU und GPU unter einen Hut zu bringen.

Schaust du hier

 

[Ned Flanders]

Einfach formuliert: Die x16 Links sind universell und haben mehr als einen Betriebsmodus. Für die Unterstützung von PCIe 4 muss die Bandbreite rauf. Die liegt heute im Maximum (als IF) etwas über dem Niveau von PCIe 3. In Zukunft muss es entsprechend etwas mehr als PCIe 4 sein.

Das die IF Bandbreite steigt mag ja sein (und auch sinnvoll da dann mehr zum Intra CPU support für die schnellere PCIe4 bereit steht), aber ich verstehe noch immer nicht was die PCIe Version causal damit zu tun haben soll wie schnell der IF ist. IF ≠ PCIe.

IF = Hypertransport

Eventuell bin ich auch zu blöd ?

Bei Wikichip sieht das ganze so aus:

IFIS = Infinity Fabric Inter Socket.

 

[-Ps-Y-cO-]

Nein sind sie nicht
TSMC hat insgesamt 3 FertigungsVERFAHREN im 7nm Node.
7FF, 7FF+, 7HPC
wobei 7FF+ (EUV) erst 2019 kommen wird

@Ned Flanders
Schau mal...
PCIe Version 1.0 Lanes x16 = Burstrate (in 10Hoch9 Bytes/s) 4
PCIe Version 2.0 Lanes x16 = Burstrate 8
PCIe Version 3.0 Lanes x16 = 15,754
PCIe Version 4.0 Lanes x16 = 31,508
PCIe Version 5.0 Lanes x16 = 63,015

PCIe ist vollduplexfähig (dual-simplex) und arbeitet je nach Version mit 250, 500, 985 oder 1969 MB/s pro Lane und Richtung. In der Entwicklungsphase ist PCIe 5.0 mit voraussichtlich 3077 bzw. 3938 MB/s pro Lane und Richtung.

 

[cc0dykid]

Wenigstens haben AMDs "zusammen geflickte" Prozessoren keine akuten Bugs.

Ach, Intel...

 

[Ned Flanders]

@-Ps-Y-cO-

Siehe meine Ergänzende Grafik oben. Das die Anbindung schneller wird ist mir klar, aber @fdsonne hat ja von der Inter Die Kommunikation gesprochen.

 

[YforU]

Das die IF Bandbreite steigt mag ja sein (und auch sinnvoll da dann mehr zum Intra CPU support für die schnellere PCIe4 bereit steht), aber ich verstehe noch immer nicht was die PCIe Version causal damit zu tun haben soll wie schnell der IF ist. IF ≠ PCIe.

IF = Hypertransport

Zum einen Weil AMD eine Implementierung gewählt hat welche pro Link sowohl HT als auch PCIe kann und zum anderen muss von einem DIE auf das PCIe Interface eines anderen DIEs durchgegriffen werden können. Also muss HT (IF) in Zukunft etwas schneller sein als PCIe 4. Ansonsten hat man einen Flaschenhals.

 

[Ned Flanders]

Ok, ich glaub ich habs. Weil IF multiplex kompatibel zu PCIe4 bleiben muss, ist der Schluss das die IF Bandbreite ebenfalls steigen muss.