News Intel vs. AMD: Intel stichelt weiter gegen „zusammengeklebte Dies“

[YforU]

Zum einen das und zum anderen müssen durch die IF ja auch Daten eines entfernten PCIe Controllers (auf einem anderen DIE). Die darf deshalb nicht langsamer sein als PCIe 4.

 

[aldaric]

Sagen wirs mal so, er macht das was er will und wenn das Projekt dann zu 70% fertig ist geht er wieder.
Bin schon gespannt wo es ihn nach Intel hinverschlägt in 3-4 Jahren oder so.

Es wird auch gerne vergessen, dass Keller nicht alleinig für Zen verantwortlich ist. Zen befand sich schon 2 Jahre in der Entwicklung als Keller dazugestoßen ist. Er hat mit Sicherheit noch Einfluss genommen, aber es war jetzt nicht so, dass er das alleine durchgezogen hat und somit AMD auf die Erfolgsspur geführt hätte.

Davon ab, geb ich dir natürlich vollkommen recht. Keller ist jemand der seine Projekte nahezu beendet und sich dann einer neuen Aufgabe widmet. Ich vermute es könnte danach wieder in die Autobranche gehen für ihn.

 

[joel]

Wen interessiert es wenn es funktioniert ?
Eine naheliegende vorgehensweise oder ?

 

[kiffmet]

aber ich verstehe noch immer nicht was die PCIe Version causal damit zu tun haben soll wie schnell der IF ist. IF ≠ PCIe.

IF ist in erster Linie ein Protokoll. Die physische Verbindung kann abweichen. Innerhalb eines Dies sind die Kerne und CCXe mittels IF über Hypertransport verbunden. "Die zu Die" und "Sockel zu Sockel" Verbindungen laufen mit IF über PCIe.

Du kannst das ganze auch ein bisschen mit Thunderbolt vergleichen. Physisch hast du nen USB Typ C Stecker und kannst darüber USB, DisplayPort und PCIe als Protokoll laufen lassen. Ethernet über HDMI wäre ein anderes Beispiel für ein Protokoll, welches eine abweichende physische Schnittstelle nutzt.

Wenn also ne neue PCIe Revision kommt, profitieren vor allem Threadripper und Epyc davon, weil diese ja "Die zu Die" und "Sockel zu Sockel" Kommunikation nutzen. Ein Upgrade des Hypertransport betrifft dementsprechend außschließlich die CPU interne Bandbreite, hier aber sowohl Ryzen, als auch TR/Epyc.

 

[Gaugaumera]

Die Grundidee von Zen kam soweit man es nachlesen kann nicht von Jim Keller sondern aus dem Team von Suzanne Plummer.
Inwieweit Keller an Zen mitgewirkt hat ist aus Offiziellen Meldungen nicht ersichtlich.

 

[sidewinderpeter]

Nun, schreibe gerade von einem zusammengeklebten Intel hier. Für Alltag(Office, Surfen, Filme...) reichts dicke; sogar WOW hab ich testweise mal ausprobiert und wenn nicht alles auf "ultimate" steht, immer noch passabel. Wenn der neue AMD genauso langlebig ist, reicht mir das völlig, denn ICH bin ein "Fanboy" (hatte damals zuerst einen Slot A Athlon, dann Barton...die letzten fast 15 Jahre aber ging an Intel nix vorbei, soviel steht fest) und froh, dass AMD endlich mal wieder was Konkurrenzfähiges hat! Bin nur am Schwanken, obs wirklich ein TR sein muss(wegen PCIe-Lanes) oder obs auch der neue Ryzen tut.

 

[Smartbomb]

Soso, dann muss Frau Su wohl eine gekonnte Lügnerin sein denn sie hat bei der letzten Bilanz ausdrücklich betont das die AMD Desktop CPU Sparte am meisten zu dem erfreulichen Gesamtergebnis beigetragen hat. ^^

Hä? Was wird mir denn da schon wieder in den Mund gelegt?
Damit dass die meisten MENSCHEN nicht wissen dass AMD zurück ist, seh ich in meiner Umgebung. Geh mal raus und frag irgendwelche Leute.
Und mit mehr cpus verkaufen meine ich natürlich, dass sie nur auf Grund des Verlötens wohl kaum mehr CPUs verkaufen, nicht dass sie generell keine verkaufen

Dachte das sei sowieso klar und muss man nicht extra erklären

 

[Sennemaa]

#Kindergarten

 

[Fred_EM]

Mehrere Dies sind immer die schlechtere Lösung - außer man hat keine andere ...

Von einem Chip auf den anderen hat man immer zusätzliche I/O Blocks mit Laufzeiten etc.

Aber man nimmt halt, was man kriegen kann.

-

 

[fdsonne]

Nur auszugsweise weil meine Zeit an einem Feiertag begrenzt ist: Du musst unbedingt nochmal drauf eingehen was PCIe 3 zu PCIe 4 mit der IF Bandbreite und UMA zu tun hat. DANKE!

Wenn ich das richtig sehe, verwenden die externen IF-Links zwischen den beiden Epyc CPUs PCIe Verbindungen. Ich gehe nach aktuellen Gerüchten zu Rome davon aus, dass AMD beim Aufbau weiterhin gleich verfahren wird. Damit sollten es mMn für AMD möglich sein, die IF Bandbreite zwischen den beiden CPUs um Faktor 2 zu erhöhen. Da aber nun "nur" ein Link zu jeweils einem DIE im anderen Prozessor besteht, während intern im Package jeder DIE mit jedem verbunden ist, sollte sich zusätzlich damit auch ein höherer Bedarf der internen IF-Connectoren ergeben. Da ja jeweils immer nur ein DIE direkt mit einem anderen verbunden ist - und die Erreichbarkeit aller anderen DIEs über die internen IF-Links vonstatten geht.

Soll heißen unterm Strich, ich erwarte mit Rome eine gesteigerte IF Bandbreite - die vor allem den kleineren Modellen (bis 32C) im 1:1 Vergleich in Szenarien mit High Bandwidth Anforderungen zugute kommen dürfte.
Kann natürlich auch völlig anders kommen - klar

Solche "Welten" lagen vor Sandy zwischen ein, zwei Generationen.

Das würde ich so nicht unterschreiben... Denn früher wurde sich Leistung ganz klar auch durch Leistungsaufnahme erkauft.
Ich erwähnte aber nicht grundlos den Bereich mit dem höchsten Absatzmengen bei Client-CPUs -> im Notebook hast du vom Anforderungstrend in Sachen Verbrauch/Effizienz eben eine stark fallende Kurve - alle wollen mehr Laufzeit und weniger Verbrauch. Und das seit Jahren. Früher haben die ersten Pentium-M Notebooks irgendwo 2, 3, 4h, gute auch mal bisschen mehr, gehalten. Heute kannst du so ein Teil auch mal 12h+ nutzen. Nicht alle, aber schon gewisse Modelle.
Dieser fallenden Kurve steht eine steigende Kurve beim Leistungsbedarf ggü. Genau sollte man mMn bei objektiver Wertung des Ganzen eben nicht einfach nur seinen eigenen Bedarf rauspicken. Desktop CPUs sind seit Jahren schon nur noch die Minderheit im Clientmarkt. Man könnte meinen das wäre Zufall, aber es hatte schon denke ich klar Gründe, warum man bei Intel bspw. A) mit dem Pentium M zuerst im Mobilemarkt anfing und nicht zuerst im Desktop. Und B) warum bspw. der Markt der HEDT Desktops seit Nehalem nur noch "Resteverwertung" der Server ist und es im Mainstream unter HEDT bis auf Ausnahmen ausschließlich CPUs analog der Mobile Ableger gab.

Dem unbedarften User fällt das idR halt schwer - das ist mir durchaus bewusst - diese Themen einzugestehen. Aber ein Hersteller wird sich idR nunmal kein Bein ausreißen um eine Niesch glücklich zu machen. Die Niesche bekommt bestenfalls noch das Best-mögliche von dem was geht. -> aktuell sind das halt HighClock 4-6C CFL CPUs. Und vorher waren das halt auch "nur" 4C Modelle -> weil 6C so nicht im Notebook funktioniert hätten, wo der Kompromiss mit 4C schon mehr schlecht als recht aufging...

 

[Ned Flanders]

Wenn ich das richtig sehe, verwenden die externen IF-Links zwischen den beiden Epyc CPUs PCIe Verbindungen.

Ich bin mir immer noch nicht sicher dass das so stimmt. Laut Wikichips sind das weiterhin Hypertransport links (wenn ich das verstehe, was nicht unbedingt der Fall ist)

IF InterSocket SerDes

Since the IFIS links double up as PCIe and SATA protocols, some more restrictions apply. They operate on TX/RX 16 differential data lanes at roughly 11 pJ/b (by the way, those links are aligned with the package pinout of standard PCIe lanes). Because they are 16-bit wide they run at 8 transfers per CAKE clock. CRC is transmitted along with every cycle of data Compared to the IFOP, the IFIS links have 8/9 of the bandwidth due to the 16b data and in-band CRC overhead.

 

[Kliim]

Naja, man muss sich über solche Äußerungen von Intel wohl nicht wundern. Der Frust sitzt sicher tief, nachdem man für die eigene Lösung (Skylake X-, Meshdesaster) derart geschollten wurde.

 

[XTR³M³]

wie wird es dann aussehen, wenn sie ihre 10nm und 7nm geregelt haben

ja... ende 2020

und jetzt, husch husch setzt dich wieder auf dein blaues sofa, nimm dein blaues kissen und kuschel dich in deine blaue decke ein.

 

[heulendoch]

Sorry, ich wühle den alten Thread mal kurz nach oben. Ich bekomme iwie nicht die richtigen Suchbegriffe auf die Reihe, aber macht Intel nicht mittlerweile ähnliches?

 

[Holt]

Die Verbindungstechnologie ist bei Intel eine andere als die, die AMD bei den CPUs verwendet und erlaubt ungleich mehr Verbindungen zwischen den Dies.

 

[tochan01]

Also "Super" kleber quasi?

 

[darkcrawler]

Mehrere Dies sind immer die schlechtere Lösung - außer man hat keine andere ...

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ich glaub da lag jemand falsch

 

[Holt]

Also "Super" kleber quasi?

Wenn sich die Eigenschaften am Ende nicht von denen eines monolithischen Dies unterscheiden, könnte man dies so sagen. Bei den ersten Generation EYPC und den TR kann man eben wegen der NUMA Problematik und den stark unterschiedlichen Latenzen zwischen Kernen auf unterschiedlichen Dies ja nicht davon reden, dass diese sich wie CPUs mit monolithische Dies verhalten. Dazu kommen noch Probleme wie das hier beschriebene mit den unterschiedlichen Taktraten der Kerne auf unterschiedlichen Dies. Die Aussage von Intel bezog sich eben auf die damalige Situation mit dem Zeppelin Dies.

Mit dem neuen Design mit zentralem I/O Chip und der schnellen Anpassung der Taktraten hat sich da viel getan, aber es gibt immer noch Einschränkungen wie z.B. die Schreibgeschwindigkeit ins RAM die pro Chiplet eben nicht einmal so hoch ist, dass auch nur die Bandbreite des Dual Channel Interfaces der AM4 Zen2 CPUs ausgelastet werden kann, aber AMD bekommt eben nicht mehr Verbindungen mit der traditionellen Verbindungstechnik zustande, obwohl man bei den Abständen der Pins schon am Limit ist:

One of the key points AMD spoke about with relation to packaging is how each of the silicon dies are attached to the package. In order to enable a pin-grid array desktop processor, the silicon has to be affixed to the processor in a BGA fashion. AMD stated that due to the 7nm process, the bump pitch (the distance between the solder balls on the silicon die and package) reduced from 150 microns on 12nm to 130 microns on 7nm. This doesn’t sound like much, however AMD stated that there are only two vendors in the world with technology sufficient to do this. The only alternative would be to have a bigger bit of silicon to support a larger bump pitch, ultimately leading to a lot of empty silicon (or a different design paradigm).

 

[Ned Flanders]

aber AMD bekommt eben nicht mehr Verbindungen mit der traditionellen Verbindungstechnik zustande, obwohl man bei den Abständen der Pins schon am Limit ist

Apopros: Weisst du eigentlich warum die Single Core Speicheranbindung bei den Skylake-X so dünn ist?

 

[Holt]

Nur das ein Zen2 Chiplet 8 Kerne hat, also was hat das mit dem Thema zu tun? Außerdem werde sicher keine Kommentare zu irgendwelche Bildern von Benchmarks abgeben, ohne dass der Benchmark verlinkt ist.