News Patent: AMD plant mit GPUs im Chiplet-Design

[der Unzensierte]

Das kommt, sure. Wie anders wollen die sonst die enorme Wärmedichte bei weiter schrumpfenden nodes und damit in der Folge immer kleineren dies in Griff bekommen? So kann man das besser verteilen.

 

[Teralios]

Ok, dass Raja Teil des Teams war kann man so stehen lassen.

Dass er im Team war, ist wohl am Ende auch eher logisch: Er verantwortet die GPUs, wenn der Interconnect allgemein genutzt werden soll, dann wird er da auch mit am Tisch gesessen haben bei der Spezifikation.

Aber sonst: Viele Gerüchte, so genau weiß es keiner!

Was richtig ist, ist die Aussage, dass Vega bereits den IF intern nutzte, bzw. bereit war, per IF an Server angeschlossen zu werden. Genau ist der damalige Tweet von Raja nicht.

Richtig, was aber auch nicht verwundert. AMD hatte da ja ein flexiblen in-Chip-Interconnect. Die wären doof gewesen, wenn sie es nicht nutzen, sondern wieder ein eigenes Süppchen für die GPU kochen. Auch RDNA nutzt intern IF und RDNA2 nutzt intern zur Kommunikation auch IF.

Bei RDNA sind die Shader Arrays sowie der RAM-Controller per IF verbunden, so wie damals auch schon bei Vega. Bei RDNA verbindet der IF auch die Shader-Arrays und den Infinity Cache mit einander und dann die RAM-Controller.

HBM hat zudem mit dem "IF" nichts zutun, denn bereits Fiji hatte ja HBM. Deswegen sind seine Aussage auch primär erst mal nur Behauptungen ohne Belege.

 

[Colindo]

Das Patent geht auf diese Problematik überhaupt nicht ein, oder doch?

Es erwähnt die Problematik anfangs in der Einleitung. Es ist eben nicht sinnvoll, alles zu verteilen, vor allem wenn die Anwendung für Single-GPU geschrieben ist. Das entspricht genau den Details, die du auflistest.

AMD löst mit dem Patent allerdings die Tatsache, dass die CPU mehr als eine GPU sieht. Dadurch gibt es schonmal keinen Performanceverlust durch Chiplets (Yay!). Jetzt ist nur die Frage, wie AMD die Aufteilung der Aufgaben, die entsprechend parallelisiert werden können, vornimmt. Bestenfalls durch den Treiber oder das Primary Chiplet, schlimmstenfalls müssen es die Spieleentwickler berücksichtigen. Edit: Das Patent erwähnt explizit, das Anpassungen vom Entwickler vermeidet werden.

 

[Teralios]

RDNA 2 hat keinen L4-Cache. Der InfinityCache ist ein L3-Cache, den es vorher bei GPUs nicht gab.

Ach, kann man aber auch als L4 berschreiben:

L0 in den WGP - früher als L1, dann L1 pro 5 WGP im Shader Array, dann den L2 für die ganze GPU und eben L3 als Infinity Cache. Also durchaus L4.

Aber das ist dann jetzt Haarspalterei! XD

 

[Eorzorian]

Zukunft ist schön und gut aber werden dann zukünftige Grafikkarten bald noch unbezahlbarer werden?

Dieser ganze Umstand hat auch mehrere Gründe.

- Konkurrenzlosigkeit bzw. mangelnde Konkurrenz im Bereich Halbleitertechnik

TSMC steht weit oben auf der Liste, obwohl Samsung mithalten kann, sieht man einen gewissen Nachteil zwischen den beiden. Intel will auch wegen Fertigungsprobleme "vielleicht" zu TSMC gehen. Alleine das Gerücht davon stärkt die Hand von TSMC gegenüber seine Kunden um die Preise anziehen zu lassen.

- Fertigung & Forschung

Man muss sich nichts vormachen, aber allgemein steigen die Kosten sowohl in der Fertigung als auch Forschung, da die Nachfrage nach mehr Wafern unangebrochen zunimmt. GPU's mit ihren riesigen DIE-Größen sind kontraproduktiv.

- Kunden

Potenzielle Anzahl der Kunden sind mit der Zeit auch in die Höhe geschossen. Laptop- Smartphone- Desktopmarkt verzeichnen höhere Bestellungen nach Wafern.
1) AMD GPU's komplett von TSMC, Zen mit Chiplet-Design von GloFo und TSMC, AMD-Mobile wiederum komplett von TSMC(monolithisch).
2) Oppo, Xiaomi und weitere potentielle Kunden mit noch mehr Nachfrage
3) Konsolen verzeichnen steigende Nachfrage, MS und Sony
4) 5nm komplett von Apple verbucht.

- Investitionen & Kosten

Es ist kein Geheimnis, dass jede weitere Stufe in der Fertigung "nur noch" mit höheren Investitionen zu stemmen ist. Das wird natürlich auf den Kunden bzw. auf die Käufer(uns) abgemünzt.

- Aktiengesellschaften

Sowohl TSMC und als auch ihre Kunden möchten natürlich mehr von dem Kuchen haben. Und dieser Umstand macht sich in den Preisen bemerkbar. Wir haben Smartphones für 800 bis 1600 € auf dem Markt, einfach krank.

Wem noch etwas einfällt, kann gerne hinzufügen. Ich hoffe, dass wir als Käufer wenigstens davon soweit es geht, verschont bleiben.

 

[Colindo]

Ach, kann man aber auch als L4 berschreiben:

Ich bin ein Fan davon, Bezeichnungen nicht willkürlich zu ändern

 

[xxMuahdibxx]

AMD löst mit dem Patent allerdings die Tatsache, dass die CPU mehr als eine GPU sieht.

Naja wie war das mit DirectX 12 und dem Multi GPU Rendering ...
https://www.pcgameshardware.de/Dire...rosoft-Multi-GPU-Layer-Crossfire-SLI-1201082/

Ach es wird nicht umgesetzt ... aber eigentlich sollte es ja funktionieren ... nur Rot und Grün wollen es ja auch nicht.

 

[Teralios]

Ich bin ein Fan davon, Bezeichnungen nicht willkürlich zu ändern

Kann ich durchaus verstehen, aber in dem Fall hat ja AMD einfach L1 zu L0 umbenannt und dann L1 und L2 beibehalten. XD Und der Infinity Cache heißt ja auch net L3, sondern Infinity Cache.

Im Endeffekt ist es jetzt eine 4 Cache-Stufe, mehr muss man nicht wissen und ich denke, das der Infinity Cache beim "Chiplet"-Design der GPUs durchaus sogar noch eine Rolle zukommen wird.

 

[Rickmer]

Ach es wird nicht umgesetzt ... aber eigentlich sollte es ja funktionieren ... nur Rot und Grün wollen es ja auch nicht.

Das ist auch nur eine Implementation von AFR, mit allen Frametime-Problemchen und Microstuttering die SLI und Crossfire gekillt haben...

 

[Teralios]

Wenn ich jetzt etwas fantasiere und mir das Grundwissen über Controller und Worker ansehe - hier wird ja primär nur erst mal von Chiplets gesprochen, noch nicht wie diese genau aussehen:

Ich könnte mir vorstellen, dass das erste Chiplet ähnlich dem I/O-Die von Zen2 und Zen3 wird, nur dass hier ein großer Scheduler sitzt, dazu ein großer Infinity Cache, der über Ram-Controller mit HBM oder GDDR kommuniziert und dass dann die Worker-Chiplets über 2 Kanäle mit ihrem eigenen L2-Cache am Infinity Cache des Controllers hängen. Der "Controller" verteilt dann die Tiles in die Queues der Worker. Die senden ihre Tiles zurück, die der Controller in nem bestimmte Cachebereich ablegt.

Ergänzung (3. Januar 2021)

Das ist auch nur eine Implementation von AFR, mit allen Frametime-Problemchen und Microstuttering die SLI und Crossfire gekillt haben...

Nein nein, Mikroruckler und Co gibt es nur, weil keiner SLI/CF richtig einsetzen. Da geht es nicht um Leistungsteigerung, sondern nur, dass man AF und AA hoch drehen kann. …

Ich hoffe du weißt, auf wen ich da anspielen will.

 

[Colindo]

Und der Infinity Cache heißt ja auch net L3, sondern Infinity Cache.

Dann heißt er aber auch definitiv nicht L4

 

[Teralios]

Dann heißt er aber auch definitiv nicht L4

Widerspreche ich auch nicht! Einigen wir uns darauf: Es ist der Cache der 4. Stufe.

 

[Colindo]

Ich könnte mir vorstellen, dass das erste Chiplet ähnlich dem I/O-Die von Zen2 und Zen3 wird, nur dass hier ein großer Scheduler sitzt, dazu ein großer Infinity Cache, der über Ram-Controller mit HBM oder GDDR kommuniziert und dass dann die Worker-Chiplets über 2 Kanäle mit ihrem eigenen L2-Cache am Infinity Cache des Controllers hängen.

Das Patent zeigt explizit L2- und L3-Caches so, wie sie zurzeit bei RDNA2 verwendet werden. Also InfinityCache inklusive.
Und es scheint, als würde der Primary Chiplet auch definitiv CUs enthalten müssen, um dem Patent zu entsprechen.

 

[Raucherdackel!]

wie ist das vereinfacht zu verstehen? APU 2.0?

Nö. APU 2.0 war Trinity von 2012

 

[Teralios]

Und es scheint, als würde der Primary Chiplet auch definitiv CUs enthalten müssen, um dem Patent zu entsprechen.

Man wird schauen müssen, was kommt. Das Patent lässt da jetzt auch einiges an Spekulationsraum offen. Die L3s mit einander verbinden usw. ist ja auch ein Ding. Wenn die Bilder eh in "Tiles" gerendert werden, kann der Treiber dort die Tiles ablegen und die Worker holen es sich da ab.

Geht man in das Bild 3 des Patenes: CPU geht in den "SDF", wenn man von dort in den L3 rein schiebt die Aufgaben, kann man sich von dort die Tiles abholen und zurück schieben. Wäre auch eine Möglichkeit. Hab da gerade 3 - 4 Konzepte drin, die ich aus dem Softwareberech ja kenne.

 

[Raucherdackel!]

@Teralios Was richtig ist, ist die Aussage, dass Vega bereits den IF intern nutzte, bzw. bereit war, per IF an Server angeschlossen zu werden. Naja, genau ist der damalige Tweet von Raja nicht. Und natürlich tut es hier nichts zur Sache. Aber was Seiten wie TPU daraus basteln, finde ich schon abenteuerlich...

Bist du sicher, dass nicht schon Fiji in der Fury X Infinity Fabric intern zur Speicheranbindung nutzte?

 

[Colindo]

@Raucherdackel! Öhm, Quelle? Ich habe jetzt nur den Raja-Tweet zu Vega gesehen. Und den Namen Infinity Fabric gab es vor 2017 nicht.

 

[borizb]

Klingt ähnlich wie das, was die für die PS5 planen. SoC, mehr als ein GPU Modul -> APU

https://www.pcgameshardware.de/Playstation-5-Konsolen-265878/News/Playstation-5-Pro-Patent-1362986/

 

[Raucherdackel!]

Nein nein, Mikroruckler und Co gibt es nur, weil keiner SLI/CF richtig einsetzen. Da geht es nicht um Leistungsteigerung, sondern nur, dass man AF und AA hoch drehen kann. …

Ich hoffe du weißt, auf wen ich da anspielen will.

...ich denke mal das bezieht sich auf mich^^

@Raucherdackel! Öhm, Quelle? Ich habe jetzt nur den Raja-Tweet zu Vega gesehen. Und den Namen Infinity Fabric gab es vor 2017 nicht.

Du hast recht, den Namen gibt es erst seit Vega, bzw wurde er bei Fiji nicht genannt. Aber ich denke Fiji ist eine Weiterentwicklung von Vega und man wird kaum den Übertragungsstandard über den Haufen werfen.

 

[Teralios]

@Colindo
https://wccftech.com/amd-coherent-interconnect-fabric-gpus-cpus-apus/

2015/2016 sind die ersten Gerüchte über einen neuen Interconnect bei AMD entstanden, 2016 kamen dann die erste Berichte, da war Fiji schon auf dem Markt. Anfang 2017 bekam das ganze dann einen Namen und das erste Produkt mit IF war dann Vega.

Bei Fiji hat AMD nie wirklich über den Interconnet gesprochen, wobei man da durchaus auch auf HyperTransport tippen kann intern.

Aber weder HT noch IF sind für die Verwendung von HBM entscheidend noch ein notwendiger Bestandteil. HT und IF verbinden "intern" die einzelnen Komponenten und ermöglichen auch eine "externe" Verbindung. Es geht hier um "In-Chip" sowie "In-CPU/GPU" Kommunikation. HBM wird über seinen Controller angesprochen und wie der Controller "In-GPU" angesprochen wird, ist dann wieder eine andere Baustelle.

Man sollte IF und HBM jetzt hier nicht miteinander vermischen, das ist nicht zielführend.