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ZeroStrat
Gast
Beitrag schrieb:Und das weißt du woher?
Weil ich's getestet habe. Der Artikel heißt "Zwingt Hintergrundlast einen Quadcore in die Knie?" Aus Gründen des Anstands werde ich diesen nicht direkt verlinken.
Außerdem gilt mittlerweile als bestätigt (man weiß dies von den Epycs), dass Zen 3 über einen globalen L3 Cache verfügen wird. Das bedeutet, dass im Idealfall ein (lokaler) Ringbus kommt oder zumindest eine fast vollständig verbundene Cache-Slice-Topologie mit max. 2 Hops. Selbst eine Bridge zwischen den beiden L3 Domains würde zu einer signifikanten Verbesserung führen.
Ein anderer Aspekt, der sich rein von der Logik her ableiten lässt: AMD würde die Cache-Struktur nicht grundsätzlich aufbohren, wenn das nicht zu signifikanten Verbesserungen führen würde. Warum sollten sie dies ansonsten tun?
Hier mal eine mögliche Topologie des Cache Slice Netzwerkes vorgeschlagen von RetiredEngineer.
Quelle
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