News AMD Epyc: Rome mit 64 Kernen als 9‑Chip‑Prozessor enthüllt

[Novasun]

@smart- @Novasun

Zumal doch gerade 1&1 die ersten waren die auf den epyc zug aufgesprungen sind.

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Wo stehen die Dinger denn?

Was meinst du? Die Rechenzentren?

https://blog.1und1.de/2014/09/26/11-standorte-karlsruhe/

Gibt aber mehrere.

 

[Shoryuken94]

@Hopsekäse Es ist ein einziger Benchmark der gezeigt wurde und du weißt nichts über den Energieverbrauch und den Taktraten. Daher kann man dazu nichts sagen, außer das AMD mindestens die doppelte Leistung pro Sockel liefert.

Ob mehr geht wissen wir schlicht noch nicht. Wir wissen nicht, ob AMD das mit niedrigeren Taktraten erreicht, ob die CPUs mit dem gleichen Takt laufen, ob die CPU mit dem finalen Takt gelaufen ist. Alles Unbekannte.

Schon bei Zen hat AMD im Vorfeld deutlich tiefer gestapelt, was die reale Performance angeht. Das ist kein grund um Jubestürme zu verbreitn, mache ich ja auch nicht, es ist aber ein nicht zu verachtender erfolg, dass man von einer Generation auf die andere die Kernzahl verdoppelt, ohne die Leistung Pro Kern zu senken. Und das gleiche auf dem gleichen Sockel.

Ob mehr geht werden wir dann zukünftig sehen. Auch bei Zen hat AMD am Anfang Benchmarks gezeigt, die auf langsameren Chips liefen, die finalen Prozessoren waren dann höher getaktet. Gut möglich, dass man hier ähnlich verfährt.

Ohne die Taktraten kann man jetzt nichts sagen. Wenn Rome z.B. das gleiche Ergebnis liefert, aber mit 500mhz weniger läuft, als der Vorgänger, dann kann man daran sehr wohl die Architekturverbesserungen sehen.

Und wenn man mal schaut, eine auch nur annähernde Leistung muss Intel pro Sockel erst mal realisiert bekommen.

 

[Elverado]

Oh wow, Funktionen werden aus dem Chip ausgelagert, revolutionär. Next step: Northbridge und Southbridge

Naja, ein Schritt zurück, drei Schritte vor. Ich sehe nicht, wo das insgesamt ein Rückschritt sein soll.

 

[Shrimpy]

Hoffe es gibt ein AM4+ mit quadchannel und mehr PCIe Lanes.
Wenn es immer der selber IO chip ist sollte das möglich sein, verträgt sich aber wohl nicht zu AM4.

 

[cookie_dent]

Die 7 nm von TSMC entsprechen ja auch eher den 10 nm von Intel. Da letzterer aber noch bei 14 nm ist, hat AMD momentan einen guten Vorteil

Schon klar und genau das meinte ich ja. Bei AMD läuft´s und bei Intel eben noch nicht.

 

[Ned Flanders]

Was meinst du? Die Rechenzentren?

Ich meinte das Rechenzentrum wo die die Epycs aufgestellt haben.

 

[werpu]

und ich bin absolut betrachtet erstaunt das eine CPU in 7nm schon stabil läuft.

Wieso Apple verbaut ja schon 7nm CPUs von TSMC gefertigt.

 

[nazgul77]

Ein nur knapper Sieg in einer gut skalierenden Anwendung bei 64 7nm gegen 58 14nm Kerne schaut jetzt aber erst mal nicht so toll aus.

In deiner Rechnung hast du den Energieverbrauch und damit Performance/Watt mal gar nicht berücksichtigt, als auch dass ein AMD-Sockel gegen zwei Intel-Sockel antritt. Und schon sieht der Vergleich ganz anders aus. Der Preisvergleich ist noch nicht möglich.
Übrigens vergleicht beim Vergleich 9900K gegen 2700X auch niemand den *realen* Energieverbrauch. Die TDP-Angaben beider Hersteller sind keine verlässliche Angabe. Der 9900K zieht die ersten 28 Sekunden Vollast um die 150 Watt (CPU package, nicht Gesamtsystem). Jetzt sollte allen ein kleines Licht aufgehen.

 

[Ned Flanders]

Warum sind 64 Zen2-Kerne mit Verbesserungen bei FP-Leistung und potentiell mehr Takt-Spielraum durch 7nm nicht schneller als 64 Zen1-Kerne?

Skepsis bei firmeneigenen Benchmarks ist natürlich immer angebracht, aber eines find ich schon etwas merkwürdig. Ich würde mal in den Raum werfen das wir nix über den anliegenden Takt wissen. Das passt ja auch gut in die Folie "Same Performance at 0.5x Power". Offensichtlich war die Vorführkiste genau darauf getrimmt dem Intel Sys den Garaus zu machen und kein Stück mehr. Dein Hauptkritikpunkt war doch das es zuviel NUMA Nodes bei Epyc gibt. Das muss dich doch jetzt total freuen, dass nicht nur alle Kerne die gleiche Entfernung zum RAM bekommen, sondern auch noch eine CPU die Leistung bringt die du bei Intel nur mit zwei Sockeln hinbekommst (sprich mehr NUMA) nodes). Ist doch Bombe! Warum kein Wort mehr darüber. Die Lösung ist doch jetzt eleganter als eine Vergößerung der CCX, bei der das Problem weiterhin bestanden hätte. Jetzt kannst du noch CCX sagen die "klebe ähnliche Latenzen" haben. Da hat sich ja aber offenichtlich auch etwas getan, denn wenn die Chiplets keine RAM Controler mehr haben, haben sie einen eigenen IF Takt. Und der wird bestimmt nicht niedriger sein als 2666MHz, das Maximum bei Epyc1.

Also gerade als der Hauptkritiker der Epyc Architektur hier, musst du doch eigentlich anerkennen, das AMD genau an deinen Kritikpunkten am meisten gearbeitet hat, fast als würde sie hier mitlesen.

 

[max9123]

Da ist dann C-Ray ein Benchmark, der gerade gezielt die Recheneinheiten fordert, die von diesen Änderungen profitieren sollten, und den "organisatorischen" Rest drumherum so gut wie möglich ausblendet... aber wir sehen keine Mehrleistung.

C-Ray ist ein typischer Benchmark, wo vom Durchsatz her keine Verbesserungen zu erwarten sind. Es wurden gemäß der Präsentation die Breite der SIMD-Einheiten verdoppelt. Das bringt in AVX lastigen Benchmarks erhebliche Vorteile, zu welchen C-Ray nicht zählt.
Auch Speicherlatenzen und Durchsatz ist bei C-Ray von nachrangiger Bedeutung.

Kann sein das AMD C-Ray ausgesucht hat um gegen Intel möglichst gut auszusehen, zum herausheben der Vorteile von zen2 gegenüber zen1 ist dieser Benchmark völlig ungeeignet.

 

[Nixdorf]

Analyse des Konzepts
Ich füge hier mal meine persönliche Analyse ein, die ich schon in einem Chat gemacht hatte. Dabei gehe ich darauf ein, wieso das, was AMD jetzt macht, wieder sehr ähnlich zum Erfolgsrezept der ersten Zen-Generation ist: "Mach's dir nicht unnötig schwer!"

Ist-Zustand: Bei Zen gibt es mit Ausnahme der APUs nur ein einziges Die, was entworfen werden musste: Zeppelin. Daraus macht man dann alle CPUs von Ryzen 1200 mit 4 Kernen ohne HT bis EPYC mit 32 Kernen mit HT. Da ist in der ersten Generation auch eine Menge Overhead drin; zum Beispiel hat ein 2700X eine 10Gbit Ethernet-PHY drin, die da einfach nur vor sich hin gammelt. Das Design ist somit flexibel und kann für alles eingesetzt werden, dafür ist jetzt nach Einsatzgebiet teilweise ungenutzter Kram drauf.

Die 7nm-Herausforderung: Bei 7nm gibt es nun ein Problem: Die Designs sind sehr teuer! Ein Tapeout in diesem Prozess kann knapp 300 Millionen Dollar kosten, dreimal so viel wie bei 16nm/14nm. Es ist daher immens wichtig, das Design nicht ändern zu müssen. Und man sollte erst gar nicht riskieren, einen schlechten Yield zu erzielen, indem das Die zu groß wird. Das verzögert die Produkteinführung nur unnötig, und das bekommt aktuell Intel bei seinen Problemen mit 10nm zu spüren.

Gegen beide Probleme geht das Design von Zen2 aktiv vor: Zum einen sind die Chiplets mit den Kernen simpel aufgebaut, denn sie enthalten nur noch die Kerne mit Cache und einen Infinity Fabric Connector. Damit passen sie auf jeden Fall immer und für alles, und man kommt sogar ohne die redundanten Komponenten aus, die es bei Zeppelin noch gibt. Zum anderen sind es weiterhin 8 Kerne pro Chip und nicht mehr, womit dieses 7nm-Design sehr, sehr klein ist. Das maximiert den Yield.

Und das, was je nach Anwendungszweck unterschiedlich ist, nämlich das I/O-Die, wird im erprobten 14nm-Prozess gefertigt, der zuverlässig funktioniert und Designs zu einem Drittel des Preises ermöglicht. Da kann man künftig ggf. auch sehr verschiedene produzieren, mal für EPYC und mal für Ryzen. Es ist sogar denkbar, dass man künftig da für den Desktop eine kleine iGPU mit hinein packt, die man dann nicht nur bei den nächsten APUs nutzt, sondern womöglich auch in den dickeren Ryzens.

Prognose für die nächste(n) Ryzen-Generation(en): Die Vorteile dieses Konzepts erscheinen mir so groß, dass ich sehr stark davon ausgehe, dass auch die Ryzen 3000 in diesem Chiplet-Design kommen und nicht monolithisch gefertigt werden. Und das wiederum erhöht die Chance, tatsächlich irgendwann ein Drop-In-Replacement für AM4 mit 16 Kernen zu bekommen. Hölle, es könnte sogar eine iGPU mit dabei sein.

Gleichzeitig bedeutet ein separates Design für Ryzen aber auch, dass Ryzen 3000 vermutlich tatsächlich etwas später im nächsten Jahr kommt als Frühjahr. Man verwendet nicht das gleiche I/O-Die wie bei EPYC, und womöglich liegt dieses zweite Design zeitlich etwas später. Es muss nicht so kommen, aber es könnte. Das soll mir als zufriedenem 2700X-Nutzer aber egal sein.

 

[Taxxor]

Gleichzeitig bedeutet ein separates Design für Ryzen aber auch, dass Ryzen 3000 vermutlich tatsächlich etwas später im nächsten Jahr kommt als Frühjahr. Man verwendet nicht das gleiche I/O-Die wie bei EPYC, und womöglich liegt dieses zweite Design zeitlich etwas später.

Allerdings ist es vom Konzept ja keine Schwierigkeit, wenn man schon den großen I/O-Die von Epyc hat, dort einfach alles rauszunehmen, was man bei Ryzen nicht braucht. So lange kann das nicht dauern.

 

[Ned Flanders]

@Nixdorf

Du hast mit allem Recht, ich bin nur nicht davon überzeugt, das der Weg über einen seperaten I/O Chip für den typischen Wald und Wiesen Ryzen Käufer so wünschenswert wäre, denn das wird auf jeden Fall einen negativen einfluss auf die RAM-Kern Latenzen haben und genau hier liegt der Hund für den Durchschnittsgamer begraben. Latenzen zum RAM kosten gerade bei Spielen Performance und jeder Hop ist im Grunde einer zuviel. Man wird also sehen müssen wie gut die Anbindung über den I/O Chip geht. Vorteil ist natürlich, das die chiplets thermisch unbeinflusst vom I/O. takten können was der 7nm Prozess her gibt.

 

[R1ng0]

Das passt ja auch gut in die Folie "Same Performance at 0.5x Power". Offensichtlich war die Vorführkiste genau darauf getrimmt dem Intel Sys den Garaus zu machen und kein Stück mehr.

Das würde ich auch vermuten. Noch beeindruckender wäre es allerdings gewesen, wenn sie "1.25 x performance at the same power" gezeigt hätten und frage mich, warum sie das nicht gemacht haben, denn das hätte die Überlegenheit doch noch überzeugender demonstriert.
Sind 2 x 32 Kerne leichter zu kühlen als 1 x 64 Kerne vielleicht?

 

[Ned Flanders]

@R1ng0

Was reicht das reicht halt für ne Pressevorführung und in nem halben Jahr ist wieder Pressevorführung in der man ja auch nochmal überraschen möchte. Der gesamte Zweck dieser Vorführung war das heute in der Presse steht das Rome schneller ist als ein maximal bestücktes Zwei Sockel System von Intel. Hat ja geklappt. Pünktlich zur Vorführung war AMD + 5% an der Börse und Intel -3%. Darum gings.

 

[Taxxor]

Noch beeindruckender wäre es allerdings gewesen, wenn sie "1.25 x performance at the same power" gezeigt hätten und frage mich, warum sie das nicht gemacht haben

Ja dafür hätten sie sich nur einen einzelnen Xeon nehmen müssen, also 64 gegen 28 Kerne.
Da müssten dann aber weit mehr als 25% raus kommen, wenn es bei 64 gegen 58 Kerne schon 5% sind.

Sind 2 x 32 Kerne leichter zu kühlen als 1 x 64 Kerne vielleicht?

Ich würde behaupten definitiv. Denn bei 2x32 Kerne hast du zwei getrennte Heatspreader mit zwei getrennten Lüftern, während bei 1x64 nur ein einzelner Lüfter die gesamte Wärme von einem einzelnen Heatspreader abführen muss.

 

[Nixdorf]

So lange kann das nicht dauern

Das eigentlich Design am Rechner könnte sehr schnell gehen, aber bis zum Abschluss eines Tapeouts sind derart viele dröge Arbeitsschritte notwendig, dass man eventuell durchaus mit zwei bis drei Monaten Abstand zum Launch von EPYC in 7nm rechnen muss. Die Frage ist, ob sie da was dran parallelisieren konnten, oder ob das hintereinander durch die womöglich eine Qualifizierungsstraße für 7nm bei TSMC muss.

 

[Taxxor]

@Nixdorf Ich würde mal vermuten gerade weil das Design schnell geht, dass man beim Tapeout der Epyc I/O Dice eventuell direkt die Version für Ryzen mitgemacht hat, sodass der Ryzen Die zu Release des Epycs fertig ist.

 

[Ned Flanders]

Wenn es so kommt wirds mit den Biosen aber wieder von vorne losgehen. Das wäre von der Architektur her ja wirklich ein dramatischer Wechsel für einen gleichbleibenden Sockel.

 

[DonL_]

Das eigentlich Design am Rechner könnte sehr schnell gehen, aber bis zum Abschluss eines Tapeouts sind derart viele dröge Arbeitsschritte notwendig, dass man eventuell durchaus mit zwei bis drei Monaten Abstand zum Launch von EPYC in 7nm rechnen muss. Die Frage ist, ob sie da was dran parallelisieren konnten, oder ob das hintereinander durch die womöglich eine Qualifizierungsstraße für 7nm bei TSMC muss.

Glaubst du denn, dass das alles bei TSMC gefertigt wird?
Die Chiplets und der I/O Chip werden doch garantiert nicht bei TSMC zu einem Die verbunden?

Vor allen dingen bin ich mal gespannt, was jetzt für Platzhalter kommen (sowas wie TR wird man sich nicht leisten können in 7nm), oder ob jeder Rome anders unter dem Die aussieht, je nachdem wieviel Kerne er liefert.

Wahrscheinlich gibt es wohl ein Die mit 64 Kernen und eins mit 32 Kernen, bei 16 Kernen wird es schon ziemlich schwierig von der Anordnung.