News AMD Ryzen 3000: Zen 2 mit 16 Kernen für Sockel AM4 als „ES“ im Umlauf

[Taxxor]

@Nitschi66 Aber den größten Anteil daran hat der Precision Boost, das XFR packt doch nur noch mal 50MHz oder so am Ende drauf.

Und wenn es um die Taktraten in Verbindung mit Wärme und Verbrauch geht, ist hier ganz klar beim Precision Boost das größte Potenzial. Warum nicht mal 4 von 8 Kernen wirklich brachial auf 1,5GHz runtertakten, wenn gerade maximale Performance von 4 Kernen gebraucht wird?

 

[Baal Netbeck]

rein gar nichts spricht für 4-Kern-Chiplets

Naja bei Epyc gibt es doch auch 8 Kerne...also je nur ein aktiver Kern pro CCX....Das es bei TR mit halb aktivem CCX auch Modelle geben könnte sehe ich jetzt nicht so unwahrscheinlich....für den, der wenige Kerne aber maximalen L3 Cache möchte....und sie werden die Chiplets los, die sich nicht mit 6 Kernen verbauen können.

 

[Rockstar85]

eben wegen dem 105W TDP-Limit des AM4. Wobei: TDP ist ja bekanntermaßen nicht gleich Leistungsaufnahme.

Laut Igor sind 140W über den Sockel Am4 möglich, also er ist dafür Spezifiziert.. Du verwechselt da was

@Taxxor
Laut AMD 25mhz Schritte.. Ich glaube auch mittlerweile mehr als nur 2.. Stell dir mal Vor PBO 2 könnte bis zu 150Mhz noch per Auto OC machen. Das wären dann 6 Steps..

 

[nazgul77]

Ich weiß nicht, warum immer wieder Leute mit diesen depperten 12 Kernen daher kommen. Das ergibt überhaupt keinen Sinn.
Es kommen 8 Kerner und wenn mehr Kerne, dann 16 Kerner. Es können davon schon 12-Kern Ableitungen kommen, technisch sind es trotzdem 16-Kerner. Wieso sollte man den Vollausbau nicht bringen und damit Geld verschenken?

Das ergibt absolut Sinn im Rahmen der "Resteverwertung", um möglichst wenig Geld zu verschenken. Nicht alle Dies, welche vom Produktionsband fallen, sind ohne Defekte durch zB Staub oder Fertigungsstreuung. Bereits beim Design des Prozessors wird dies berücksichtigt, so dass man nach Produktion teildefekte Dies weiterhin verwerten kann. Defekte Bereiche werden auf den Dies deaktiviert. So wird ein Teil der Funktionseinheiten deaktiviert. Zum Beispiel könnte man so 8-Kern-Dies (mit bis zu zwei Defekten in zwei Kernen) in 6-kernige umbauen. Und voila, zwei solche Dies ergeben den 12-Kern Mantisse.

Die Die-Abmessungen des 8-Kern-chiplets habe ich hier schon im Forum gesehen. Alle modernen Fabriken nutzen 300 mm Wafer. Die defect density ist natürlich Betriebsgeheimnis, aber es gibt einen freien Rechner zur Chip-Ausbeute:
https://caly-technologies.com/die-yield-calculator/

 

[Taxxor]

rein gar nichts spricht für 4-Kern-Chiplets

Ich glaube du hast das missverstanden.
Was er meinte waren Chiplets, auf denen jeweils nur 4 Kerne aktiv sind.

 

[rg88]

.für den, der wenige Kerne aber maximalen L3 Cache möchte

ich wär mir das bei der L3-Sache nicht so sicher, dass sich dieser auf den Chiplets befindet. Der kann genau sogut im I/O-Die sitzen. Das würde auch dessen Größe erklären und wäre nur logisch, da dort ja der Speichercontroller drin ist und der L3 der letzte Cache vor dem RAM ist.

Ergänzung (9. Mai 2019)

Warum nicht mal 4 von 8 Kernen wirklich brachial auf 1,5GHz runtertakten, wenn gerade maximale Performance von 4 Kernen gebraucht wird?

Weil der Scheduler nunmal nicht so arbeitet

 

[Taxxor]

ich denke, wie du, es wird ein solides Upgrade werden.. Sicher aber kein Intel Killer im ST, Gleichauf wäre aber ja auch wunderbar

Kommt auch da wieder ganz auf die Anwendung an. Wenn man es schafft, die gleichen Taktraten zu halten, also 4,7GHz Allcore für den 8C, dann reichen ja bereits +5% IPC aus, um einen 9900K in Anwendungen zu schlagen, die nicht sehr Latenzlastig sind.

 

[nazgul77]

eben wegen dem 105W TDP-Limit des AM4. Wobei: TDP ist ja bekanntermaßen nicht gleich Leistungsaufnahme.

Der AM4-Sockel ist für bis zu 140W Leistungsaufnahme spezifiziert.

Die TDP ist eine Angabe für die durchschnittlich dauerhaft abzuführende Wärmeleistung. Fast alle Hersteller nehmen es (nahezu) als Richtwert für die maximale Energieaufnahme ihrere CPUs, ein blauer Hersteller pfeift drauf und nimmt es als Energieaufnahme für den Basistakt und schießt mit dem Boosttakt darüber hinaus.

 

[tidus1979]

Gute Sache mit den Kernen, aber für mich erst einmal uninteressant. Ich bin hauptsächlich an Gaming-Leistung interessiert und mache nur recht selten Photoshop, Indesign, Lightroom oder Video-Editing. Andere Sachen schon mal gar nicht. Mir sind ein paar fps ingame definitiv wichtiger als ein paar Sekunden schnelleres Rendering oder die Performance in irgendwelchen VMs.

Und ich vermute, es gibt gar nicht mal so wenig Leute, denen es auch so geht. Manche trauen sich vielleicht auch nicht es im Forum zuzugeben und als "Spielkinder" dazustehen
Wie gesagt, trotzdem natürlich schön, dass AMD den Fortschritt voran treibt. Für Leute wie mich wird das dann allerdings erst ein paar Generationen später interessant, wenn die Spiele drauf angepasst werden.

 

[DonL_]

ich wär mir das bei der L3-Sache nicht so sicher, dass sich dieser auf den Chiplets befindet. Der kann genau sogut im I/O-Die sitzen. Das würde auch dessen Größe erklären und wäre nur logisch, da dort ja der Speichercontroller drin ist und der L3 der letzte Cache vor dem RAM ist.

Ergänzung (9. Mai 2019)

Weil der Scheduler nunmal nicht so arbeitet

Für den ganzen L3 Cache ist er zu klein und es ist auch etwas unlogisch, da gerade der Cache von einem Shrink profitiert, aber einen L4 Cache, als Zwischencache, kann ich mir durchaus vorstellen.

 

[yummycandy]

Tut sie das echt? Bist du da sicher? Ich bin mir sicher, dass die mit dem RAM-Takt läuft (dem echten Takt, nicht der DDR-Angabe natürlich)

Ja, dem ist so. Ich finde leider keine Textstelle auf cb, die das belegt. Aber auf Anandtech wirst du garantiert fündig.

 

[Taxxor]

Weil der Scheduler nunmal nicht so arbeitet

Klappt bei den APUs doch auch. Mein 2500U hat regulär 2,0 Base und 3,6 Boost. Im Betrieb takten manche Kerne aber durch Precision Boost auch auf bis zu 1,4GHz runter, damit andere Kerne höher takten können.

Warum sollte ein Desktop Ryzen 3000 mit verbessertem Precision Boost 3.0 nicht auch von 4,0 Base auf 1,5GHz runtertakten können? Mein 1600X taktet ja bereits von 3,6 auf 2,2 runter, und das mit Precision Boost 1.0.

 

[ovi]

Hätte noch 'nen Namensvorschlag: "BulldoZen - die deutsche Walze"

 

[rg88]

Ja, dem ist so. Ich finde leider keine Textstelle auf cb, die das belegt. Aber auf Anandtech wirst du garantiert fündig.

Das bezweifle ich ohne Belege aber gewaltig. Ich finde dazu nichts.
Dann müsste die IF bei DDR4-3200 ja mit 800MHz rumgurken. Das glaube ich nicht. Da wäre ja der alte HT noch deutlich schneller

 

[daivdon]

Wetten es wird einigen sauer aufstoßen, dass die Core wars munter weiter gespielt werden und der eigene "quasi nie tot zukriegende " i5 quad-core jetzt so langsam echt ersetzt werden will..

Oder viele 9900k/Threadripper Besitzer von einem ollen b350 Board und dem 3800x vernöbelt werden

bin erst vor Kurzem von i5 auf einem i7 sandybridge umgestiegen

 

[yummycandy]

Warum sollte ein Desktop Ryzen 3000 mit verbessertem Precision Boost 3.0 nicht auch von 4,0 Base auf 1,5GHz runtertakten können? Mein 1600X taktet ja bereits von 3,6 auf 2,2 runter, und das mit Precision Boost 1.0.

Ich hab mich auch schon gefragt, warum die Taktspanne nicht verbreitert wird. Könnte damit zu tun haben, daß dann der Sprung auf max zu lange dauern würde.

 

[iNFECTED_pHILZ]

bin erst vor Kurzem von i5 auf einem i7 sandybridge umgestiegen

Sandy war seinerzeit auch echt nen Brett. 4c/8t ist ja immemoch flott und mit ein bisschen OC hast du sicher auch noch eine Weile Spaß mit.
Aber spätestens wenn Intel mit kernen irgendwann aufschließt, ist die Ära der quadcores entgültig vorbei

 

[rg88]

Ich hab mich auch schon gefragt, warum die Taktspanne nicht verbreitert wird. Könnte damit zu tun haben, daß dann der Sprung auf max zu lange dauern würde.

oder es keinen Sinn macht, weil man die Spannungen nicht so unterschiedlich halten kann auf den einzelnen Kernen?

 

[Baal Netbeck]

ich wär mir das bei der L3-Sache nicht so sicher, dass sich dieser auf den Chiplets befindet. Der kann genau sogut im I/O-Die sitzen. Das würde auch dessen Größe erklären und wäre nur logisch, da dort ja der Speichercontroller drin ist und der L3 der letzte Cache vor dem RAM ist.

Das wäre grausig langsam....dann müssten die L3 Daten über den IF und bei den Userbenchmark Einträgen, die Zen2 zugeschrieben werden, sieht die L3 Zugriffszeit normal aus.
...auch wird bei Zen und zen+ der L3 Cache als Kommunikation zwischen den Kernen eines CCX verwendet....das müsste dann anders gehandhabt werden und so eine tiefgreifende Veränderung kann ich mir nicht vorstellen.

 

[Thraker]

Die komplette Bulldozerreihe hat FX geheißen
Der Name ist aber sowas von verbrannt. Verbrannter geht gar nicht.

https://de.wikipedia.org/wiki/AMD_Athlon_64_FX