News AMD Ryzen 3000: Zen 2 mit 16 Kernen für Sockel AM4 als „ES“ im Umlauf

[Xedos99]

Das Ganze hört sich aber zumindest realistischer an, als ein vielleicht erfundener 3850X mit 5,1 GHz Turbo.4,5 GHz wären dann schon eher im Bereich ,den man von AMD bisher gewohnt war.Andererseits hat AMD ja auch ein Threadripper Modell im Angebot das mit hoher Kernzahl schon 4,4 GHz erreicht und 100 MHz höher taktet als der 2700X.Bin höchst gespannt, was wir tatsächlich sehen werden.

 

[spawa93]

Cool wären vier Speicherkanäle.

 

[rg88]

wären dann schon eher im Bereich ,den man von AMD bisher gewohnt war.Andererseits hat AMD ja auch ein Threadripper Modell im Angebot das mit hoher Kernzahl schon 4,4 GHz erreicht

Das kann man halt absolut Null als Basis hernehmen.
Der Prozess ist von TSMC und damit vollkommen neu

 

[Baal Netbeck]

3200 MHz @14-14-14-35 @ 90 ns Latency VS. 3200 MHz @14-14-14-35 @ 60 ns Latency mit optimierten Subtimings.

Wäre natürlich interessant, wenn man das so einstellen könnte, aber wie willst du die Latenz bei gleichem Ram ändern?

 

[Ned Flanders]

die Kopplung der der Core-Kommunikation über die Infinity Fabric an den RAM-Takt der Vergangenheit angehören. Das ist eine der größten Schwachstellen der bisherigen Architektur.

Solange der IMC selbst über die IF angebunden ist, macht ein asynchroner Betrieb der IF zum Speicher aber auch genau 0 Sinn, denn während die inter Die kommunikation zwar schneller würde, würde die RAM Anbindung langsamer (ausnahme natülich x-facher Takt.) Es hat schon einen Grund warum der Takt fix gewählt wurde.

 

[MK one]

und wieder wird vom ES Takt auf den des Release Sample geschlossen .... , diesmal ist sogar keine Nummer dabei aus der man etwas ableiten könnte ...
auf alle Fälle wird es wohl 16 Kerne geben , wäre auch Blödsinn gewesen diese zurückzuhalten .
Derzeit kann AMD für 12 /16 Kerne einiges mehr verlangen , Intel hat im Mainstream nichts annähernd gleichwertiges zu bieten . Wieviel mehr AMD verlangen kann wird von den Taktraten abhängen und ich gehe nach wie vor von +/- 5 Ghz aus ... ( beim Boost )

 

[DonL_]

@ All

Gesetz den Fall, im I/O wäre/ist L4 Cache "verbaut", welche Art von Cache würde dann Sinn ergeben?
eDRAM oder gäbe es auch andere Lösungen?

 

[yummycandy]

Man müßte die IF bis zum L3 schneller laufen lassen und erst danach die IF mit Memtakt. So könnten die Cores untereinander schneller kommunizieren.

Ergänzung (9. Mai 2019)

@ All

Gesetz den Fall, im I/O wäre/ist L4 Cache "verbaut", welche Art von Cache würde dann Sinn ergeben?
eDRAM oder gäbe es auch andere Lösungen?

SRAM, wie die Caches. Allerdings wird der bei L$4 wohl zu teuer sein.

 

[Taxxor]

ich gehe nach wie vor von +/- 5 Ghz aus ... ( beim Boost )

+/- 5GHz ist aber ne ganz schön große Spanne

Ergänzung (9. Mai 2019)

Man müßte die IF bis zum L3 schneller laufen lassen und erst danach die IF mit Memtakt. So könnten die Cores untereinander schneller kommunizieren.

Der IF Takt soll ja jetzt nicht mehr strikt mit dem RAM Takt gekoppelt sein, die Frage ist, was das für den IF Takt bedeutet.
Bisher habe ich hier immer nur gelesen, dass dadurch schnellerer RAM genutzt werden kann, indem man den Teiler entsprechend einstellt(RAM Takt > IF Takt).
Aber könnte man das ganze nicht auch andersrum sehen, dass dadurch der IF wesentlich schneller takten könnte als der RAM?

 

[MK one]

ääh , um die 5 Ghz +/- 100 Mhz , so besser ?

 

[SlaterTh90]

Ich bin irgendwie hin und her gerissen. Einerseits 16 Cores toll auf der Plattform. Aber beim RAM geht da dann mit Dual Channel derzeit max. 32 GB wenn man nicht auf den Vollausbau geht irgendwie meeehhh.

Müsste nicht 64GB mit 2 DIMMs gehen? Es gibt doch jetzt ganz normale Riegel mit 32GB. Dann wäre bei 128GB das Limit. Das sollte eigentlich reichen, wer ernsthaft mehr braucht kann vielleicht besser direkt auf Epyc setzen.

 

[MK one]

Man müßte die IF bis zum L3 schneller laufen lassen und erst danach die IF mit Memtakt. So könnten die Cores untereinander schneller kommunizieren.

im Grunde kein Problem , der Cache sitzt auf den Chiplets , nur der externe Link zum I/O Die müßte dann mit Speichertakt laufen . Exestiert ein Crosslink bei den 12C/16C Versionen der den L3 beider Chiplets verbindet , wären auch 2 Chiplets kein Problem

 

[Lord-Nirox]

Müsste nicht 64GB mit 2 DIMMs gehen? Es gibt doch jetzt ganz normale Riegel mit 32GB. Dann wäre bei 128GB das Limit. Das sollte eigentlich reichen, wer ernsthaft mehr braucht kann vielleicht besser direkt auf Epyc setzen.

Geht jetzt schon, wenn man entsprechendes Kleingeld übrig hat.
https://geizhals.de/?cat=ramddr3&xf=15903_DDR4~253_65536~256_2x#gh_filterbox
Edit: Gerade gesehen, laut Geizhals sind die G.Skill nur mit 3 ASUS Boards kompatibel.
Ob die Crucials gehen würden ?
MfG.
Lord-Nirox

 

[Drölfzehn]

Also du beziehst dich aber auf Zen+ mit 70-75ns, dann auf ~65ns wie im CB Test, da CB nicht annähernd so optimiert hat wie man die Timings optimieren kann. In Arma 3 legt man nur durch RAM Optimierung von 2933 MHZ mit normalen Timings, zu 3466 MHZ mit scharfen Subtimings 30% im CPU Limit zu. Das macht nicht jedes Spiel, aber umso unoptimierter ein Spiel ist, umso mehr lässt sich in der Regel herausholen.

Es wäre wesentlich interessanter die RAM OC und Latenzunterschiede, mal mit so etwas wie Stellaris oder unoptimierten Indy Spielen zu messen.
Die neueren Games sind alle schon auf Mehrkern optimiert und hier verliert der Ryzen auch dann deutlich weniger und es läßt sich mit RAM OC (Latenzen) auch weniger herausholen.

Der Unterschied zu deinem 90ns TR gegen z.B. Ned Flanders 2600 mit 58ns, dürfte in Arma 3 bei cirka 40% im CPU Limit bei Taktgleichheit liegen.

@Baal Netbeck

Eben, aber darum gehts mir nicht. Was mich interessiert ist, ob es tatsächlich so einen Riesenunterschied macht wenn man nur die Speicherlatenz senkt ohne den RAM zu Übertakten. Einige wollen bessere Latenzen haben, und hoffen darauf, dass AMD das auf die Reihe bekommt und sind am Ende vielleicht enttäuscht, dass es nicht geklappt hat obwohl es vielleicht gar keinen Grund gibt enttäuscht zu sein.

Ich habe vor längerem mal mit diesem DRAM Calculator aus Jux und Dollerrei die Subtimings an meinem RAM optimiert und dort bekam ich bei gleichem RAM-Takt ein Latenz von etwa 60 ns via Aida heraus. Können auch 65 gewesen sein, so genau weiß ich das nicht mehr. Da hab ich mal mit ein paar Spielen (Hitman, Cities Skylines, Project Cars, The Forest, The Witcher 3, BioShock 1-3, Dishonored 1+2, BF 3 + 4) paar Benchmarks durchlaufen lassen@1080p@GTX 1080@1950X und die Unterschiede zu vorher waren eher vernachlässigbare 2-5%.

Da meine Benchmarks natürlich nicht allgemeingültig sind, wollte ich eben wissen wie's bei anderen aussieht um vielleicht auch dadurch festmachen zu können, ob die Latenzen nur für sich wirklich so einen riesen Unterschied machen.

Ich hoffe es ist klar worauf ich hinaus möchte.

 

[yummycandy]

Der IF Takt soll ja jetzt nicht mehr strikt mit dem RAM Takt gekoppelt sein, die Frage ist, was das für den IF Takt bedeutet.
Bisher habe ich hier immer nur gelesen, dass dadurch schnellerer RAM genutzt werden kann, indem man den Teiler entsprechend einstellt(RAM Takt > IF Takt).
Aber könnte man das ganze nicht auch andersrum sehen, dass dadurch der IF wesentlich schneller takten könnte als der RAM?

Es gibt sogenannte Clock Domains. Also Bereiche, in denen die Geschwindigkeit unterschiedlich sein kann. Man braucht aber nen Taktgeber dafür. Einen externen zu nehmen, würde die Mainboards verteuern. Also nimmt man einfach irgendeinen bestehenden Takt. In dem Fall den RAM. Es ergibt nicht viel Sinn, bis zum MC den Takt höher als den RAM laufen zu lassen. Die Daten würden ja nicht schneller fließen. Aber die Caches, bzw. die Daten darin, werden öfter wiederverwendet. Insofern ergibt eine unterschiedliche Geschwindigkeit schon Sinn. Und ja, man kann die IF natürlich auch schneller laufen lassen. Ist nur die Frage, wo das sinnvoll ist.

Ergänzung (9. Mai 2019)

iExestiert ein Crosslink bei den 12C/16C Versionen der den L3 beider Chiplets verbindet , wären auch 2 Chiplets kein Problem

Genau das ist noch nicht raus. Bleibt es bei einer Sternstruktur wie vermutet, nützt das natürlich nichts bei der Intra-CCX Kommunikation.

 

[Kazuya91]

Viele vergessen dass es einfach nur ausreicht wenn AMD auf IPC-Niveau von Intels Skylake Architektur kommen muss. Dann ist der Rest von alleine gegessen. Wenn ich bei gleicher Leistung und gleichem Preis zwischen einem 8/16 (Intel) und einem 16/32 (AMD) entscheiden muss, ist die Auswahl ja wohl klar. Es sei denn ich bin dumm oder Intel-Fanboy. AMD kann auch ruhig 12 Kerne und 24 Threads zu dem Preis liefern und die Auswahl wäre leicht.

EDIT: Und nicht zu vergessen ist auch, dass man auch AMDs 8 Kerner zu einem viel günstigeren Preis kaufen kann als Intels i9. Man muss ja nicht unbedingt genauso viel Geld ausgeben wie als würde man einen i9 kaufen.

 

[MK one]

Genau das ist noch nicht raus. Bleibt es bei einer Sternstruktur wie vermutet, nützt das natürlich nichts bei der Intra-CCX Kommunikation.

wir werden sehen , bei den Desktop CPUs sollten primär die Latenzen optimiert werden , ein Crosslink würde da helfen aus meiner Sicht

 

[rg88]

und die Unterschiede zu vorher waren eher vernachlässigbare 2-5%.

5% alleine durch die Latenzen sind eigentlich alles andere als vernachlässigbar, sondern eine enorme Steigerung.

 

[Taxxor]

5% durch die Latenzen ist auch in etwa das, was AMD von Zen auf Zen+ geschafft hat. Es waren sogar +7% laut CB und ganze 10% bei den Frametimes, wenn auch begünstigt durch einen großen Ausreißer von +16%/+23% für Battlefront 2, ohne das sind es immer noch +5%/+7%.
Wäre schön, wenn sie diese Steigerung nochmal genau so hinbekommen.

 

[muzafferamg58]

Es gibt wieder tolle "rumours" von adoredTV bzgl. des 12-Kerners :

https://twitter.com/AdoredTV/status/1126508973106941953

Wenn der 12 Kerner keine 4.7-4.8Ghz schafft, kann er sich auf etwas gefasst machen.