News Benchmarks: „Vorabtest“ von Ryzen 5 3600 veröffentlicht

[ZeroStrat]

Das ist mindestens durch Verkürzung so verzerrt, dass es unterm Strich falsch ist.

Zwei Chiplets haben beim Speicherzugriff praktisch identsiche Latenzen != Bei Bestückung mit zwei Chiplets sind die Latenzen beim Speicherzugriff identisch wie bei der Bestückung mit nur einem Chiplet.

Ja stimmt, es ist sogar theoretisch besser, weil weniger Hops dazwischen liegen.

Durchsatz und Latenz verhalten sich, außer im Durchsatzlimit, praktisch orthogonal.

Vergiss das schnell wieder mit dem orthogonal, egal woher du das hast. Das ist ein Begriff, den man nur auf Vektoren anwenden kann. Es ging außerdem gar nicht um den Zusammenhang zwischen Latenzen und Durchsatz.

 

[incurable]

Da

Du hast also beide Beiträge gelesen, aber angekommen scheinen die Aussagen leider nicht zu sein. Schade.

 

[joshlukas]

Ganz schön lahm der neue gegen Intel, oder überseh ich was?

Ja, du übersiehst was.

 

[incurable]

Ja stimmt, es ist sogar theoretisch besser, weil weniger Hops dazwischen liegen.

Da tun sich jetzt aber unschöne Verstädnislücken auf.

orthogonal [...] Es ging außerdem gar nicht um den Zusammenhang zwischen Latenzen und Durchsatz.

Na immerhin bist Du in Deinem Missverstehen konsistent.

Einer von uns beiden hat auf den Erklärungsversuch der architekturbedingt höheren Latenzen mit einer Aussage zur Bandbreite geantwortet. Ich war es nicht.

 

[Linmoum]

Du hast also beide Beiträge gelesen, aber angekommen scheinen die Aussagen leider nicht zu sein. Schade.

Sind sie, daher ja auch die passende Verlinkung. Sollte nicht schwer verständlich sein.

 

[incurable]

Sollte nicht schwer verständlich sein.

Sehe ich ähnlich, steht ja alles klipp und klar da. (bzw. nicht da)

 

[[wege]mini]

die Chiplets sprechen nur noch Infinity Fabric.

wie die lösung dann im detail ist, wird man abwarten müssen...falls alle kerne dann wirklich auf jeden cache zugreifen könnten, wäre das schon sehr ordenltich.

https://pics.computerbase.de/8/8/1/1/3/29-1080.50f8cff9.png

so bald es mehr als 8 kerne werden, muss man theoretisch über den "neuen" chip.....

mfg

 

[Gortha]

Habt ihr den immer noch nicht wenigstens auf der User-Beitrag-schnell-überscrollen-Liste?

 

[Sun_set_1]

@incurable

Hast nen höheren Bildungsabschluss? Dann hast Du bestimmt mal zwei Sachen gelernt:

1. Kommunikationsschwierigkeiten liegen meist gleichwertig beim Sender und beim Empfänger.

2. Um eine Sache oder einen Sachverhalt zu erklären, wenn Leute ihn nicht nachvollziehen können, betätigt man sich am besten anhand eines (praktischen) Beispieles, in dem alle Parteien das gleiche Verständnis der Eingangssituation und des Ergebnis haben.

 

[ZeroStrat]

Einer von uns beiden hat auf den Erklärungsversuch der architekturbedingt höheren Latenzen mit einer Aussage zur Bandbreite geantwortet. Ich war es nicht.

Es ging um die Schreibgeschwindigkeit. Der IF2 ist schnell genug, um die volle Bandbreite von DDR4 abzudecken, was man ja auch an der Lesegeschwindigkeit sieht. Warum sollte denn die Schreibgeschwindigkeit architekturbedingt um 50% einbrechen?? Der IF2 ist bidirektional äquivalent.

Edit: Zu dem anderen Thema. Je komplexer ein Die ist, desto mehr Hops gibt es, die alles verbinden. Dann wird auch der Zugriff auf andere Komponenten aufwendiger, da kann das Scheduling noch so intelligent sein.

 

[Sun_set_1]

@ZeroStrat @incurable

Im übrigen werden zwei sprachliche Nuancen außer acht gelassen, bei dem Tweet.

1. two chiplets behaves as though it were a single monolithic die

1.1 Da steht though, nicht through
Betrachtet den mal ganz neutral und isoliert. Heißt der wirklich, dass jedes Chiplet sich so verhalten als wären sie ein einziges - oder heißt es BEIDE Chiplets verhalten sich als wären sie EIN CHIPLET (TR-Problem).

Auf deutsch: Beide Chiplets verhalten sich, als wären sie ein Chiplet.

Selbst im Deutschen leider zweideutig.

Weiterhin:

2. from the view of memory access

Sagt leider überhaupt nichts über singulare, parallele oder sonstige Zugriffe aus. Sondern schlicht, aus Perspektive des Speicher, hat jeder Kern für sich betrachtet die gleiche Zugriffszeit.

Auch Das, könnte sich 1:1 auf TR übetragen lassen und wäre inhaltlich nicht falsch, ausgehend davon dass ein Core die volle Geschwindigkeit hat, wenn alle anderen im Tiefschlaf sind. Gut, da kommen dann ggf. nen paar ns für die HOPS dazu, die nun wegfallen. Das dürfte den Braten aber weder fett, noch dünn machen.
Und beim Senior Marketing Manager, muss man leider genau auf solche Sachen achten.

Um die Breite dochmal mit reinzunehmen:

Siehe das Bild von @[wege]mini
32/B per Chiplet, bei zwei also max 64/B parallel.
Zum DRAM hin gehen aber lediglich 32/B.

Conclusio?

 

[yummycandy]

@ZeroStrat
Um ganz sicher zu sein, muß man die innere Arbeitsweise vom IOC kennen. Arbeitet das ganze wie ein Switch, sind die Geschwindigkeiten zum RAM immer ausreichend. Wäre auch interessant, mit wieviel Lanes die Chiplets angebunden sind.

 

[ChilliSchotte]

1. two chiplets behaves as though it were a single monolithic die

Auf deutsch: Beide Chiplets verhalten sich, als wären sie ein Chiplet.

Selbst im Deutschen leider zweideutig.

Eigentlich nicht. Chiplet != die und damit wird die Aussage schon wieder eindeutig.

Hierzu ein Zitat:
Chiplet design is an updated version of the old idea of putting multiple silicon chips (dies) on the same package which communicate with each other through organic or silicon interposer.

 

[ZeroStrat]

Siehe das Bild von @[wege]mini
32/B per Chiplet, bei zwei also max 64/B parallel.
Zum DRAM hin gehen aber lediglich 32/B.

Diese Konflikte gibt es aber auch innerhalb eines Dies, wenn 1 Kern die volle Bandbreite nutzen kann, dann konkurrieren mind. 2 Kerne bereits um Bandbreite.

 

[Sun_set_1]

Eigentlich nicht. Chiplet != die und damit wird die Aussage schon wieder eindeutig.

Hierzu ein Zitat:
Chiplet design is an updated version of the old idea of putting multiple silicon chips (dies) on the same package which communicate with each other through organic or silicon interposer.

Das ist allerdings nen Punkt, auf den ich nicht geachtet habe. Hast Recht.

Wobei monolithisch ja nicht bedeutet, dass ein Die mit einem Kern gemeint ist. Das können auch mehrere Kerne auf einem DIE sein, die auch wieder in jeder möglichen Form angebunden sein könnten.. womit das ne absolute Null-Aussage wäre. Weil dann wäre per Defintion auch das Multi-Chiplet ein Monolithischer Die, da es sich ja um eine integrierte Schaltung auf einem Silizium handelt, oder verpasse ich da was? Wo ist die Abgrenzung?

An electronic hardware system, such as a multi-core processor, is called "monolithic" if its components are integrated together in a single integrated circuit. Note that such a system may consist of architecturally separate components – in a multi-core system, each core forms a separate component – as long as they are realized on a single die.

Diese Konflikte gibt es aber auch innerhalb eines Dies, wenn 1 Kerne die volle Bandbreite nutzen kann, dann konkurrieren mind. 2 Kerne bereits um Bandbreite.

Genau. Das ist ja mein Punkt. Und ich kann den Tweet in beide Richtungen lesen, jenachdem welche Intention ich als Leser habe. Zumindest meiner bescheidenen Meinung nach.
Und ja: Der Tweet wäre dann ne absolute Null-Aussage.. aber hey, wir reden hier vom Marketing Chef

Nach dem Motto: Wenn alles schläft und nur einer aktiv ist, hat Kern 1 die gleiche Latenz wie Kern 8.
War schon immer so - wird immer so sein. Gut irgendwann kommen dann die Hops dazu, aber welchen Wert haben die, 0,5 -1ns / Hop? Das müssten schon arg viele sein, um relevant zu werden.

(BTW: Ich habe da selber keine klare Meinung zu - Fragezeichen überm Kopf)

 

[Lübke]

Ganz schön lahm der neue gegen Intel, oder überseh ich was?

ja, die geschwindigkeit

welcher i5 ist denn schneller als der kleine R5 ohne X? selbst ein i7 gewinnt da ja keinen blumentopf. erst der i9 kann sich n bissel absetzen, aber zu welchem preis und mit welchem verbrauch?

 

[ChilliSchotte]

Weil dann wäre per Defintion auch das Multi-Chiplet ein Monolithischer Die, da es sich ja um eine integrierte Schaltung auf einem Silizium handelt, oder verpasse ich da was? Wo ist die Abgrenzung?

Da bist du jetzt aber zweimal in die gleiche Grube gefallen
Ich würde mir auf so einzelne Sätze nicht unbedingt den Kopf zerbrechen, aber der Aussage würde ich entnehmen, dass sich ein Chiplet mit mehreren Chips(zweimal Die + I/O z.B.) wie ein einzelner Chip! (nicht Chiplet) verhält. Auch monolithisch wird hier wohl nur als verstärkendes Adjektiv im Bezug auf Chip/Die verwendet.

Im übrigen ist hier von einem Verhältnis die Rede und nicht per se von einer Defintion. X Chiplets = 1 Die wäre humbug, ein ähnliches Verhalten aber plausibel, bzw. interessant.

 

[Taxxor]

1. two chiplets behaves as though it were a single monolithic die

1.1 Da steht though, nicht through
Betrachtet den mal ganz neutral und isoliert. Heißt der wirklich, dass jedes Chiplet sich so verhalten als wären sie ein einziges - oder heißt es BEIDE Chiplets verhalten sich als wären sie EIN CHIPLET (TR-Problem).

Auf deutsch: Beide Chiplets verhalten sich, als wären sie ein Chiplet.

Selbst im Deutschen leider zweideutig.

Dort steht "zwei Chiplets" und damit ist es auch eindeutig, würde man von einem einzelnen sprechen stünde dort "each chiplet" und nicht "two chiplets"

 

[MK one]

Ryzen 5 3500U ist aber != Zen 2. Da spielt AMD etwas auf Verwirrungstaktik.

Ist nicht Zen2 !!
https://www.amd.com/de/products/apu/amd-ryzen-5-3500u

Es ist ne APU in 12nm = Zen+

Zen2 APU s kommen erst Anfang 2020....

 

[sifusanders]

Ist nicht Zen2 !!
https://www.amd.com/de/products/apu/amd-ryzen-5-3500u

Es ist ne APU in 12nm = Zen+

Das hat er doch auch gesagt :O