Spekulatius incoming!
Puh...das waren viele Kommentare
.
Also mich beschäftigt an dem leak nur die Bandbreite die komisch ist.
Die Latenz ist halt schlechter als vorher....müsste man Mal mit threadripper ohne NUMA vergleichen.
Die read Bandbreite ist so wie man sie für 3200 mit schlechten(Auto) subtimings erwarten kann.
Copy auch....zumindest wenn es single ranked war.
Aber write ist so genau die Hälfte der Peak Transfer rate von dual Channel mit effektiven 3200MHz... Nämlich 51,2GB/s......das es kein Zufall sein kann.
Da blockiert etwas die Übertragungsrate für das Senden zum IMC auf genau die Hälfte der maximalen Bandbreite!
Ich dachte erst es wären komische Timings oder so, aber jetzt denke ich eher das es Absicht oder hoffentlich ein Bug ist.
Da ist mir ein älteres Gerücht eingefallen, das besagte, das für Zen2 jedes chiplet seinen eigenen RAM Riegel bekommt....damals hatte ich die Befürchtung es würde wie NUMA für jedes chiplet einen RAM Riegel geben...also zweimal single Channel statt dual Channel.
Das hat sich zum Glück nicht bewahrheitet und war vom Gerücht auch nicht so gemeint.
Aber was wenn zumindest ein Teil wahr ist?
Was wenn der IMC zwar alle read Anfragen bearbeitet, egal von welchem Kern und chiplet....für write aber nur mit halber Bandbreite je Chiplet annimmt?
Sinn ergibt das in meinen Augen erstmal nicht....die einzige halbwegs logische Begründung wäre, dass damit verhindert wird, dass ein chiplet dauerhaft in den RAM speichert und das zweite chiplet seine Daten ins Nirvana schickt weil sie nicht gespeichert werden.....oder zumindest ausgebremst werden, so dass das chiplet nicht weiter arbeiten kann.
Das Problem sollte aber auch innerhalb eines chiplets auftreten, wenn mehrere Kerne um die Bandbreite kämpfen.
Jedoch könnte es ein Problem sein, dass die Kerne eines chiplets zumindest den gleichen IF Upload nutzen, der das managen kann...wenn der IF des zweiten chiplets aber nix davon weiß und beide den IMC mit mehr Daten zuknallen, als dieser abspeichern kann....und AMDs krude Lösung könnte sein, jedem IF Upload nur einen Teil der RAM Bandbreite zuzuteilen.
Was auch wieder keine wirkliche Lösung des Problems wäre, weil dann zwei chiplets zusammen 51,2 GB/s schicken könnten, der RAM diesen Maximalwert aber nicht ganz erreicht und trotzdem nicht ausreicht um zuverlässig alles zu speichern.
Und dann wäre es reichlich blöd, diese Einschränkung auch beim 3600 zu haben, der nur ein chiplet und damit kein solches Problem hat.....aber das kann natürlich am BIOS liegen, das so konfiguriert ist, als wären zwei chiplets da.
Aber ich bin natürlich kein CPU Designer.... Ich übersehe vermutlich das offensichtliche und es wird sich alles klären.... Threadripper hatte ja auch kein solches Problem.
Trotzdem bin ich auf die Erklärung zu diesem Mysterium gespannt.
)
