Krautmaster schrieb:
geht um die AVX Performance.
Anhang anzeigen 636686
Der Anhang ist ungültig und bzgl. der Nutzung der neuen Möglichkeiten mit AVX512 muss sicher noch einiges an SW Optimierung durchgeführt werden, aber Slylake-X ist ja auch noch brandneu und bisher konnten nur die exotischen Xeon-Phi überhaupt AVX512, die aber unterstützen ein andere Subsets. Bei y-cruncher steht ja auch: "Memory bandwidth is a significant bottleneck" Da muss man die Algorithmen also so wählen, dass die Daten besser in die Caches passen.
Krautmaster schrieb:
Wenn man sich das vor Augen führt wird auch klar weshalb man bei gleichem Takt bei AVX so satt mehr Saft zieht.
Wenn man mit AVX praktisch den gleichen Takt anlegt, ist das ein Fehler bzw. Übertaktung und übertaktete CPUs brauchen viel mehr Saft und verlieren massiv an Effizienz, was aber eigentlich jedem klar sein sollte.
Wadenbeisser schrieb:
Das bedeutet lediglich das gleichzeitig Daten gesendet und empfangen werden können und ändert nichts an der verfügbaren Bandbreite. Fordern mehrer Geräte gleichzeitig Daten an müssen sie sich dennoch den Flaschenhals teilen.
Klar, aber dies ist doch nur ein Problem wenn mehrere Geräte in die gleiche Richtung gleichzeitig mehr Daten übertragen wollen als DMI3 erlaubt. Beim Kopieren von einer SSD auf die andere oder von/auf einen Netzwerk oder Storagecontroller werden die Daten aber von dem einen gelesen, gehen also zur CPU und auf den Anderen geschrieben, gehen also von der CPU zurück an den Chipsatz. Damit würde der Kopiervorgang mit so etwa bis zu 3500MB/s möglich sein und welche Geräte schaffen es Daten noch schneller zu liefern bzw. aufzunehmen? Eben, praktisch keine, außer eben einem RAID von PCIe SSDs!
Wadenbeisser schrieb:
Die Lanes vom Chipsatz sind dennoch nie ein vollwertiger Ersatz für die in der CPU denn man kann nie die volle Bandbreite nutzen
Man kann maximal die Brandbreite von DMI3 nutzen, was technisch PCIe 3.0 x4 ist. Erst wenn mehrere Geräte Daten in die gleiche Richtung übertragen und dies zusammen mehr sind als die DMI Bandbreite von etwa so 3500MB/s je Richtung, dann wird es auch praktisch zum Flaschenhals.
Wadenbeisser schrieb:
dürfte mit der maximalen Übertragungsrate unterhalb der von 4 PCIe Lanes bleiben.
Wieso sollte sie unterhalb bleiben? Reviews mit RAID 0 am Chipsatz zeigen dies so nicht, sondern eine volle Auslastung der Bandbreite, nur wird die Übertragungsrate eben nicht noch höher gehen können. Aber RAID 0 mit PCIe SSDs sind doch eher die Ausnahme und was für Benchmarkfreaks, die können diese ja nun bei Skylake auch an den PCIe Lanes der CPU realisieren, was bei AMD nicht geht, da bleibt nur die Möglichkeit ein SW RAID zu bauen, wie übrigens bei allen anderen Herstellern auch. Nur Intel bietet überhaupt die Möglichkeit RAIDs von PCIe SSDs außerhalb von SW RAID zu realisieren an.
Wadenbeisser schrieb:
wenn es ja so ein Unding ist Grafikkarten an den Chipsatz zu hängen, wofür willst du die Lanes dann sonst verwenden die hier so schön mit denen der CPU zusammen addiert werden?
Hängst Du nur Grakas an PCIe Lanes? Wieso argumentierst Du dann mit SSD und Netzwerkkarten?