News Prozessorgerüchte: AMD Epyc 2 „Rome“ wird angeblich ein 9-Die-Chip
- Ersteller Volker
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Tzk
Commodore
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Igor von THG hat auch schon ein bissel gespoiltert:
Und in den Kommentaren zu seiner Glosse dann:
Also wirds langsam ernst für Epyc in 7nm... Presseevent noch dieses Jahr, so wie es aussieht.
Und in den Kommentaren zu seiner Glosse dann:
Quelle hier: https://www.tomshw.de/2018/10/30/la...rum-man-sich-kaum-dagegen-wehren-kann-glosse/
Also wirds langsam ernst für Epyc in 7nm... Presseevent noch dieses Jahr, so wie es aussieht.
Sofern es sich bewahrheitet könnte das insbesondere für Threadripper 3 ein sehr interessante Lösung darstellen, 4 RAM Kanäle am "zentralen Punkt" und die 2 - 4 Dies drumherum. Damit sollten alle Kerne gleichschnell auf den Speicher zugreifen können.
Evtl. auch wieder 2 Gleisig WX im Epyc Aufbau mit zentralem Speicher Controller, X Serie direkt am DIE angeschlossen.
Btw. @Volker CCX = 4 Kerne, DIE = 8 Kerne, kleine Ungereimtheit.
Evtl. auch wieder 2 Gleisig WX im Epyc Aufbau mit zentralem Speicher Controller, X Serie direkt am DIE angeschlossen.
Btw. @Volker CCX = 4 Kerne, DIE = 8 Kerne, kleine Ungereimtheit.
yummycandy
Commodore
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06. November.Tzk schrieb:
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[wege]mini
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yummycandy schrieb:Das hat er mehrmals betont.
Der Mann ist Ingenieur im Ruhestand und hat ne Menge Ahnung davon. Aber das basiert nicht auf Wissen, sondern auf Wünschen.
völlig richtig. aber es spricht ja auch nichts dagegen, mal einen "alten" mann zu fragen, was er momentan bauen würde, wenn er (noch) was zu sagen hätte.
wenn der markt funktioniert, kann das tatsächliche produkt von den "jungen wilden" nicht schlechter sein
mfg
Ozmog
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Rickmer schrieb:
Denke ich nicht, dass die Kernzahl im Mainstream schon mit Zen 2 erhöht wird, der Bedarf ist quasi Null.
Nicht wünsche sondern spekulative Einschätzungen. Unterstützt wird es dadurch, dass man dann weiter den gleichen Die für ein weites Spektrum verwenden kann ohne dabei im Mainstream über die Stränge zu schlagen. Der Controllerchip könnte dann einige Probleme mit Speicherinterface und I/O lösen. Die Idee finde ich gar nicht so schlecht, wie es aber AMD letztendlich gelöst hat, dafür müssen wir uns noch gedulden.yummycandy schrieb:
Infinity Fabric ist für mehr als nur die Kommunikation zwischen den CCX zuständig, also weg geht der sicher nicht. Und mehr als 4 Kerne pro CCX ist auch eher unwahrscheinlich. Nicht umsonst werden auch bei Intel Techniken verwendet, um zwischen mehreren Kernen zu kommunizieren (Ringbus und Mesh). Der CCX ist halt die Besonderheit, dass innerhalb dieser die Latenzen sehr niedrig ausfallen, sogar niedriger als Intel mit ihren Ringbus.fanatiXalpha schrieb:
Ich denke, der IF hat auch noch etwas Luft für Verbesserungen, sodass die Latenzen darüber noch besser werden.
Bärenmarke
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Da bin ich ja mal sehr gespannt, was uns da nächste Woche bei dem Event erwarten wird 
Klingt aufjedenfall sehr spannend, ich hoffe damit gewinnen sie dann noch mehr Marktanteile und der Aktienkurs geht wieder hoch
Klingt aufjedenfall sehr spannend, ich hoffe damit gewinnen sie dann noch mehr Marktanteile und der Aktienkurs geht wieder hoch
yummycandy
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Du hast mich misverstanden. Natürlich könnte das so umgesetzt werden, aber es gab keine Anhaltspunkte, daß es auch tatsächlich so geschieht. Er hat keinerlei weitere Infos von AMD, das meinte ich.Ozmog schrieb:
Gut fand ich auch sein Blockschaltbild.
noxon
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Bitte hör auf das auch noch zu befürworten.v_ossi schrieb:
Wegen Leuten wir dir fühlen sich Newsseiten dazu gedrängt News ohne die nötigen Fakten-Checks zu veröffenlichten, nur damit sie möglichst schnell veröffentlichen können.
Ich warte lieber ein paar Tage länger auf meine News anstatt micht nicht darauf verlassen zu können, dass sie korrekt ist.
F
flappes
Gast
Nicht vergessen AMDs Priorität liegt auf Servern, denn da ist Geld zu verdienen. Workstation und Consumer sind (etwas übertrieben) die Abfallprodukte.
Damit die Consumer auch weiterhin günstig angeboten werden können, wird man gleiche Techniken verwenden.
Damit die Consumer auch weiterhin günstig angeboten werden können, wird man gleiche Techniken verwenden.
yummycandy
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(nicht auf cb bezogen) Schnellschüsse und Sensationsmeldungen bringen aber mehr Quote, als pure Fakten.noxon schrieb:
stevefrogs
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v_ossi schrieb:
Du meinst 4 Monate, gell?
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yummycandy schrieb:@Volker Ihr wißt aber schon, daß das reine Spekulationen seitens https://twitter.com/chiakokhua sind?
https://twitter.com/chiakokhua/status/1057166488627380224
Das hat er mehrmals betont.
Der Mann ist Ingenieur im Ruhestand und hat ne Menge Ahnung davon. Aber das basiert nicht auf Wissen, sondern auf Wünschen.
Das ist natürlich richtig, aber es gibt eben bereits mehre Leute, die 8 Chiplets +IO/IF Die für Rome von unterschiedlichen Quellen erfahren haben.
Somit dürfte da zumindest was dran sein.
Das AdoredTV-Video fasst es wie immer mal gut zusammen. Man kann tatsächlich durch 7nm + IPC Verbesserungen von ~doppelter Performance in Multicore-Loads gegenüber Epyc 1 ausgehen.
Das wäre schon arg krass und würde Intel stark in Bedrängnis bringen.
Bin mal gespannt, was das für Zen 2 im Desktop heisst.
2* 8 Kerne-Dies+ 1 IO-Die?
2* 8-Kerne inkl. IO Dies?
1 Monolithischer 8-Kerne-Die?
1 Monolithischer 12-Kerne-Die?
1 Monolithischer 16-Kerne-Die?
Option 3 fällt aber denke ich weg, da MSI schon angedeutet hat, dass für AM4 mehr als 8 Kerne kommen.
https://www.pcgamer.com/msi-hints-at-amd-releasing-socket-am4-processors-with-more-than-8-cores/
Die Frage ist... Kann AM4 überhaupt mit einer Chiplet-Variante umgehen,oder muss es hier zwangsweise 1 einziges Die geben?
Für Rome scheint es ja einen neuen Sockel zu geben:
https://www.forum-3dcenter.org/vbulletin/showthread.php?p=11838307#post11838307
AM4 soll ja bis 2020 unterstützt werden. D.h. erst ab Zen 3 wird es hier wohl einen neuen Sockel geben.
Mal schauen...Aber interessant zu hören, dass CB bereits unter NDA steht für das Event am 6.11.
Oder wie darf ich das im Kontext verstehen?
v_ossi
Commodore
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noxon schrieb:
Das sehe ich sogar ähnlich wie du, aber man muss immer gucken, welche Gerüchte man lieber unkommentiert in den Weiten des Internets untergehen lässt und welche man aufgreift.
AdoredTV hat nachweislich oft ins schwarze Getroffen; zuletzt als er aus Insiderquellen bei Nvidia berichtet hat, dass die neueste GPU Generation definitiv Turing sein wird (und nicht Ampere, was zu dem Zeitpunkt auch noch in der Verlosung war) und das die Generation als RTX vermarktet wird.
Eigentlich wollte ich damit sogar eher CB 'kritisieren', denn das Video habe ich mir zum Frühstück angeguckt und ein paar Stunden später kommt auf CB eine Zusammenfassung davon ohne Jim als Quelle zu nennen. Das hat etwas von 'bei Wikipedia abschreiben und die Wiki Quellen als eigene Quellen angeben'.
Rock Lee schrieb:[...]Bin mal gespannt, was das für Zen 2 im Desktop heisst.
2* 8 Kerne-Dies+ 1 IO-Die?
2* 8-Kerne inkl. IO Dies?
1 Monolithischer 8-Kerne-Die?
1 Monolithischer 12-Kerne-Die?
[...]
AM4 soll ja bis 2020 unterstützt werden. D.h. erst ab Zen 3 wird es hier wohl einen neuen Sockel geben.
Mal schauen...Aber interessant zu hören, dass CB bereits unter NDA steht für das Event am 6.11.
Oder wie darf ich das im Kontext verstehen?
Da bin ich ehrlich gesagt auch gespannt. Die Stärke von Zen ist ja, das 1 Die für alle Prozessoren vom kleinsten Ryzen über die Threadripper bis zu den Epyc Server CPUs benutzt wird.
Ob das mit dem erweiterten Chiplet Design noch genau so möglich sein wird? Denke mal, dass hängt auch davon ab, wie groß der IO DIE wird und ob man noch mehr IO aus dem Zeppelin Die auf den IO Die verlagern kann. Könnte mir vorstellen, dass es zwei oder drei Abstufungen des IO Dies geben wird die dann 2, 4 und 8 Zepplin Dies anbinden können.
Also evtl.
2* 8 Kern Dies + kleiner IO Die für die Desktop Ableger
4* 8 Kern Dies + mittlerer IO Die für die Threadripper Ableger
8* 8 Kern Dies + großer IO Die für die Epyc Ableger
Oder man macht was ganz Verrücktes und bricht (teilweise) mit dem Scaling Ansatz und legt einen etwas höher taktenden 8 Kerner mit nur einem CCX auf, der dann auch weiterhin sämtliche IO beinhaltet.
Also etwas Produktdiversifizierung, 7nm könnte da helfen.
Zuletzt bearbeitet:
T
Teralios
Gast
Nicht Zwangsläufig. Denn die Latenz wird sowohl von der Weglänge als auch dem Takt beeinflusst. Sind die Wege zwischen zwei Chips kurz genug und der Takt der Verbindung hoch genug, erreichst du auch eine niedrige Latenz. Ist der Weg innerhalb eines Chips sehr lang, dann kann sich das auch negative auf die Latenz auswirken.C.J. schrieb:
AMD sammelt mit ihrem Infinity Fabric über mehrere Bereiche nun Erfahrung (Ryzen, Epyc, Vega) und kann mit diesen Erfahrungen das System weiter verbessern und Schwachstellen angehen.
Man sieht ja zum Beispiel auch bei Intel und ihrem Mesh-Interconect, dass die Latenz davon abhängig sind, welche Kerne miteinander kommunizieren und wie weit diese von anderen Bestandteilen weg sind.
Das ist hier nicht INTEL.HerrRossi schrieb:
Es wird nicht das Gleiche jedes Jahr mit etwas mehr Takt und paar kleinen Verbesserungen als die größte Inovation verkauft (neues Borad vorausgesetzt).
AMD entwickelt inovativ für die Zukunft mit einem größmöglichen wirtschaftlichen Aspekt für AMD und Kunden (meine Meinung).
yummycandy
Commodore
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Es gibt schon genug Leute, die darüber mehr wissen, als wir, es aber aufgrund von NDAs nicht zugeben können. Durch die Blume wird verraten, daß schon viel an Gerüchten wahr ist. Wie z.B. 7HPC als Herstellungsprozess. Es gab allerdings noch keinerlei weitere Infos über den internen Aufbau, aber vielleicht weiß ja cb schon mehr?v_ossi schrieb:
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