Letzten Endes:
Viele Wege führen nach Rome (
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Diese Idee mit den 9 Dice ist eine mögliche Variante, wie es aber in der Praxis aussieht, bleibt soweit unklar. Obwohl es ein bisschen nach Wahrheit riecht: Die Gerüchte sind ja nicht gerade neu und trotzdem kommt gerade jetzt, knapp zwei Wochen vor der New Horizons Vorstellung ein Artikel über diese Gerüchte. Ob da vielleicht CB auch Infos unter NDA hat und daher diese Gerüchte aufgreift?
Wenn Rome mit einen Interposer/Controller-Chip und 8 Dice gelöst wird, bleibt die Frage: Wird (bzw ist dann wohl schon) diese Aufteilung auch bei Ryzen mit einfließen oder gibt's dann doch einen weiteren Die, der im Mainstream eingesetzt wird?
Für gleiche Dice mit extra Controller-Die würde die kleinere Die-Fläche und die damit verbundene höhere Yield sprechen, der Controller dazu auch noch in 14/12nm.
Dagegen spricht allerdings der Aufwand und eventuell höhere Latenzen gerade im Konsumer-Umfeld. Immerhin muss ja eine Inter-Die-Kommunikation hergestellt werden. Dazu soll der Cache für Rome auch erhöht worden sein, nur geht es dabei um L3 innerhalb des CCX oder um Gesamt und damit ein möglicher L4 im Controller-Die? Wenn der L3 größer ist, in wie weit ist es im Kosten/Nutzen-Verhältnis ein Vorteil bei Konsumer-CPUs?
Oder gibt's dann für Ryzen ein eigenen Die mit zwei bis vier CCX. Wobei ich zwei als am Wahrscheinlichsten halte, man hält damit den Die klein um den Aufwand von 7nm entgegen zu wirken. Eine Lösung mit drei CCX (damit 12 Kerne) dürfte knapp 25% mehr Die-Fläche einnehmen (bei Summit und Pinnacle Ridge nehmen die beiden CCX etwas weniger als die Hälfte des Dice ein, der Uncore-Bereich sollte wohl nicht sonderlich größer werden).
Wenn 7nm tatsächlich eine Halbierung der Die-Fläche hinbekommt (immerhin sind die Angaben in erster Linie eine Marketingbezeichnung als eine Größenangabe) oder zumindest annähernd, sollte selbst ein 16-Kern-Die für Ryzen sogar kleiner ausfallen, als zur Zeit Pinnacle Ridge. Damit wäre auch ein 4-Die-Verbund wie bisher im Bereich des Möglichen.
Vielleicht ist das Gerücht auch nur ein Teil der Wahrheit und es werden dort Dice eingesetzt, die auch weiterhin einen Uncore-Bereich haben sodass sie wie bisher alleine funktionieren. Bei Epyc und dann wohl auch bei Threadripper ist der Interposer-Die dann nur ein extra Bindeglied, sodass Speicher und I/O quasi geroutet werden und damit Konstanz erreicht wird, statt gegebenfalls Umwege über die anderen Dice zu gehen. Dadurch hat man auch wieder den gleichen Die für Ryzen, Threadripper und Epyc aber benötigt für Ryzen keinen extra Die für Uncore. Dieser Die würde ja trotzdem deutlich kleiner werden, auch wenn diverse Zusätze und Eigenheiten von Zen2 Platz benötigen. 120mm² klingt beispielsweise nicht unrealistisch für einen 8-Kerner in 7nm.
Viel Spekulatius für die Vorweihnachtszeit, die mittlerweile bereits Anfang September beginnt (mit Erscheinen von Lebkuchen, Dominosteinen und natürlich Spekulatius)
