News AMD Epyc: Rome mit 64 Kernen als 9‑Chip‑Prozessor enthüllt

[Krautmaster]

@Ned Flanders

Klar, gerade sowas wie die großen Cloud anbieten wären ja dämlich sich da irgendwas großartig mit Per Core anzulasten. Den Tenor den ich so höre ist dass es sich Oracle auch aktuell ganz schön verscherzt. Gerade auch wegen horrenden und unnötigen Wartungskosten.

 

[abzjji]

Sehr gespannt wie die Leistung/Watt aussieht.

 

[yummycandy]

Zen profitiert von c-ray aber mehr als Skylake. Sollte man erwähnen.
Trotzdem interessent wie stark EPYC2 skaliert.

 

[Krautmaster]

C-ray dürfte halt absolut 0 abhängig von Inter Core Kommunikation sein, auch eher wenig abhängig was Ram angeht.
Wenn der Hypervisor aber halbwegs intelligent agiert packt er kerne derselben VM natürlich auch auf denselben Node. Das lässt sich recht gut separieren und zuweisen, deswegen liegt Virtualisierung auch Epyc gut.

Durch den Controller den AMD nun einsetzt sollte das System aber berechenbarer und Scheduler freundlicher sein als die aktuellen Epycs.

Ergänzung (6. November 2018)

Sehr gespannt wie die Leistung/Watt aussieht.

naja, absehbar. Man wird die TDP nicht viel ändern können wenn man kompatibel bleibt. Ergo bis 250W / Sockel und etwa 2x Performance / W gegenüber aktuellen Epcys. Auch etwa das was bei einem Step von 14 auf 7nm möglich ist. Hier scheint der Controller in 14nm also nicht soooo viel zu schlucken.

 

[yummycandy]

@Krautmaster, die IF sollte ja jetzt auch schneller sein. VEGA hat zu ROME eine Übertragunsrate von 64GB pro Link. Vielleicht gilt das auch von CPU <-> CPU.

 

[Krautmaster]

klar hat man das. PCIe 3.0 16x hat soweit ich weiß 16GB/s fullduplex = 32 GB/s wenn man die Milchmädchenrechnung anstellt. PCIe 4.0 das Doppelte. Das dürfte die ~64 Gb/s erklären.

 

[SVΞN]

@Volker danke für das aufschlussreiche Update.

Alle drei Systeme landen am Ende in einem ähnlichen Bereich. Die Besonderheit ist letztlich, dass AMD mit nur einem neuen Prozessor die Leistung von zwei aktuellen CPUs liefert.

Ich denke, dass das schon eine Hausnummer ist.

Ich glaube mit dem Pfund lässt sich doch hervorragend wuchern.

Schon beeindruckend was AMD da heute Abend so abgefeuert hat.

Schön zu sehen wie enorm Epyc2 skaliert.

Liebe Grüße
Sven

 

[amdfanuwe]

Das Geile an der Geschichte ist eigentlich die Skalierbarkeit der Cores.
Einen 8 Core Rome, 16 , 24, 32 .... 64 Core, einfach nur die gewünschte Anzahl der Chiplets bestücken.
Produktionskosten für einen 8 Core dürften unter 100$ liegen.

 

[yummycandy]

klar hat man das. PCIe 3.0 16x hat soweit ich weiß 16GB/s fullduplex = 32 GB/s wenn man die Milchmädchenrechnung anstellt. PCIe 4.0 das Doppelte. Das dürfte die ~64 Gb/s erklären.

Nun, sie nennen es IF2. Anscheinend steckt da noch mehr hinter. Vielleicht gibt es jetzt andere Taktungen in den Clockdomains?

 

[SVΞN]

Das Geile an der Geschichte ist eigentlich die Skalierbarkeit der Cores.
Einen 8 Core Rome, 16 , 24, 32 .... 64 Core, einfach nur die gewünschte Anzahl der Chiplets bestücken.

Absolut und ich denke, dieses Modell wird Schule machen.

Liebe Grüße
Sven

 

[Krautmaster]

Ja, Skalierbarkeit dürfte top sein, ggf kann man den Controller auch noch für "größere" Core Chiplets nutzen, mit zb 16 Kernen. Aber auch krass wie groß allein das Steuerorgan mit Speichercontroller ist.

 

[andr_gin]

Im Wesentlichen wurden die 7nm dazu genutzt um die Kernanzahl zu verdoppeln. In der Theorie verdoppelt das doe Performance bei parallelen Lasten. Wie es in der Praxis aussieht wird man sehen. Bei Threadripper gab es über 12 physischen Kernen massive Probleme. Ob das unter Linux bzw. mit einem nicht MS Hypervisor besser aussieht wird man sehen. Ich befürchte dass hier die Speicheranbindung ein Hauptproblem sein wird. Hier ist ein Renderingbenchmark der perfekt skaliert wohl eher nicht sehr aussagekräftig.
Wo das Ding jedoch auf jeden Fall Sinn ergibt ist bei Anwendungen mit hohen Lizenzkosten die pro Sockel lizenziert sind.

Was die Desktopchips angeht: Hier ist die Frage auf die 2 Chip Lösung sehr sinnvoll ist vor allem im Budgetbereich unter 8 Kernen.

 

[Krautmaster]

dass die 64 Kerne Rome gut skalieren war übrigens schon länger aus diesem Leak bekannt:
https://wccftech.com/amd-epyc-rome-7nm-64-core-cpu-performance-benchmark-leak/

in Cinebench sieht es also auch top aus.

 

[D708]

Allerdings die Taktraten wären da noch zu klären :-)

Die geshrinkte Vega bringt schonmal 20% mehr Takt auf die Bretter. Da könnte was auf uns zu rollen.

 

[yummycandy]

Die geshrinkte Vega bringt schonmal 20% mehr Takt auf die Bretter. Da könnte was auf uns zu rollen.

Wobei VEGA natürlich erstmal extrem von der zusätzlichen Bandbreite profitiert.

 

[Krautmaster]

Absolut und ich denke, dieses Modell wird Schule machen.

Liebe Grüße
Sven

vielleicht sogar so weit dass man Chiplets wie Intels Mesh baut. CPU Kern Chiplets mit Schieberegister, Chiplets für Memory Controller. Beides baut man dann ein Grid auf und packt so zb 5x5 8C Die auf eine Substrat und zb 4 davon als Quadchannel IMC, zwei davon als IO für andere Schnittstellen usw...

Intels CPU Aufbau ist hier ja auch schon sehr systematisch

 

[yummycandy]

Mich würde interessieren, ob die Kern-Chiplets noch aus 2 CCX bestehen oder ob da jeweils ein 8er drinsteckt. Ansonsten gäbe es ja zusätzlich zu dieser Latenz noch die zum Controllerchip und dann zum Ziel-Chiplet.

@Krautmaster Mesh bezweifele ich, weil dann in den Chiplets noch zusätzliche GMI-Controller vorhanden sein müssten. Man würde den Controller umgehen und außerdem den Verbrauch und die Komplexität in die Höhe treiben.

 

[Krautmaster]

vorteil wäre dann dass man quasi endlos skalierbar ist.

Ergänzung (6. November 2018)

Mich würde interessieren, ob die Kern-Chiplets noch aus 2 CCX bestehen oder ob da jeweils ein 8er drinsteckt. Ansonsten gäbe es ja zusätzlich zu dieser Latenz noch die zum Controllerchip und dann zum Ziel-Chiplet.

Persönlich würde ich wie gesagt eher von ausgehen dass das Design was das angeht sehr ähnlich sein dürfte wie aktuell. Denke 2 CCX / Chiplet + L3. Latenzen lassen sich auch zb über nen L4 auf dem Controller oder größeren L3 abfangen.

Im Prinzip stellst du ja die Frage ob der L3 im Controller sitzt und zwischen L2 und L3 der Sprung aufs Chiplet erfolgt oder L3 auf einen möglichen L4?

 

[cookie_dent]

Aber auch krass wie groß allein das Steuerorgan mit Speichercontroller ist.

Hab ich auch sofort gedacht, der ist fast so groß wie die Chiplets zusammen.
Auf der anderen Seite scheinen die Chips auch kleiner geworden zu sein?

 

[D708]

Wobei VEGA natürlich erstmal extrem von der zusätzlichen Bandbreite profitiert.

Ging mir weniger um die Leistung sondern eher um das Taktplus. 1500Mhz zu 1800Mhz. Ne Vega bekommt man auf 1700Mhz. 1800Mhz mit einer Profigpu ohne großartigen Änderungen in dem Design spricht für eine höhere Taktfreudigkeit.
Die neue MI60 wird nicht bis an die Kotzgrenze getaktet sein ähnlich der EPYCs.

Aber hier geht es eher um das mehr an Cores als Singlethreadleistung mit maximal Takt😀 Aber das alles lässt mich in den Hypetrain Richtung Ryzen sitzen und eventuell den neuen Konsolen.