News AMD Epyc: Rome mit 64 Kernen als 9‑Chip‑Prozessor enthüllt

[msgt]

wie stehts um dual sockel 64?! Keine Worte oder gar Benches dazu oder habe ich sie übersehen?

hier im Artikel steht dazu nichts aber Lisa hat es in der Presentation gesagt dual-sockel geht auch mit Rome also dann 128 Kerne 256 threads, man kann Rome auch auf den gleichen boards wie naples verwenden, man wird auch Milan auf den gleichen boards verwenden können

 

[Krautmaster]

naja, Dualsockel wird einfach über die Controller zusammengeschalten. Denke da kann man ggf auch 8 solcher Systeme kombinieren. Also bis zu 8P machen, zumindest mehr als 2P wie aktuell.

edit: naja eig müsste es wegen Kompatibilität bei max 2 bleiben. Außer AMD macht noch nen anderes Chipset oder hat das schon im Sockel vorgesehen.

Vielleicht ist man dahingehend aber noch nicht weit genug um das demonstrieren zu können.

 

[Wadenbeisser]

mal kurz durchrechnen...
64 Kerne x 8 wären dann 512 Kerne bzw. 1024 Threads.

 

[msgt]

die Sockel werden doch mit 64 PCIe Lanes von jeder CPU verbunden weshalb ein Dual-sockel trotzdem insgesamt "nur" 128 Lanes und keine 256 bereitstellen kann.

 

[yummycandy]

die Sockel werden doch mit 64 PCIe Lanes von jeder CPU verbunden weshalb ein Dual-sockel trotzdem insgesamt "nur" 128 Lanes und keine 256 bereitstellen kann.

Das war bei NAPLES so, muß aber nicht bei ROME auch so sein.

Ergänzung (7. November 2018)

naja, Dualsockel wird einfach über die Controller zusammengeschalten. Denke da kann man ggf auch 8 solcher Systeme kombinieren. Also bis zu 8P machen, zumindest mehr als 2P wie aktuell.

edit: naja eig müsste es wegen Kompatibilität bei max 2 bleiben. Außer AMD macht noch nen anderes Chipset oder hat das schon im Sockel vorgesehen.

Vielleicht ist man dahingehend aber noch nicht weit genug um das demonstrieren zu können.

https://www.slideshare.net/AMD/amd-next-horizon-122194328 Folie 105
Dort wird 2P im Zusammenhang mit Spec erwähnt. Scheint also kompatibel zu sein.

 

[Mr_Tee]

Hängt auch vom Stromverbrauch ab die Steigerung ist im Rahmen der gesteigerten Kernanzahl, wenn der Prozessor vom AMD erheblich weniger Strom verbraucht dann ist der für Data Center extrem interessant.

Was ich damit sagen will, ist dass 7nm nicht wirklich Taktraten jenseits der 5GHz bringen wird, die Leckströme sind schon bie 14nm ein Problem.
Amd wird also eher horizontal skalieren und das tun sie ja auch schon. Bin schon zufrieden wenn sie Taktmässig mit den Intels aufschließen. Viel Luft nach oben ist ja dann nicht mehr.

Ich hab hier nicht alles gelesen aber da hier scheinbar niemand die Lösung hat. Rome soll die die 2fache Leistung von Epyc bieten und das scheinbar mit der gleichen Verlustleistung.

 

[salzCracker]

nix da, amazon hat gleich fett bestellt und ms will auch was abhaben. amd aktie 10% rauf!

Woher die Info?

 

[Wadenbeisser]

@yummycandy
Genau genommen schon denn sonst wären sie nicht zu der Plattform kompatibel aber das heißt noch lange nicht das man den Link nicht noch aufspalten könnte um mehr Prozessoren zu verbinden.

 

[msgt]

Das war bei NAPLES so, muß aber nicht bei ROME auch so sein.

es ist der gleiche Sockel wie soll das denn gehen?? es wird btw. natürlich nicht PCIe für die inter-sockel-verbindung genutzt sondern das infinity-fabric aber man nutzt halt die Pins im Sockel dafür die im Singel Sockel betrieb für PCIe verwendet werden können.

 

[yummycandy]

So meinte ich das nicht. Es ist nicht gesagt, daß alle Verbindungen noch gebraucht werden, auch wenn davon auszugehen ist. Und natürlich läuft das weiterhin über die bestehenden Verbindungen über PCIe.

Ergänzung (7. November 2018)

Ich hab hier nicht alles gelesen aber da hier scheinbar niemand die Lösung hat. Rome soll die die 2fache Leistung von Epyc bieten und das scheinbar mit der gleichen Verlustleistung.

Nun, zumindest VEGA taktet ohne große Veränderungen schonmal 20% höher. Ist bestimmt nicht direkt zu übertragen, aber es wird schon Spielraum nach oben geben.

 

[Mr_Tee]

vielleicht sogar so weit dass man Chiplets wie Intels Mesh baut. CPU Kern Chiplets mit Schieberegister, Chiplets für Memory Controller. Beides baut man dann ein Grid auf und packt so zb 5x5 8C Die auf eine Substrat und zb 4 davon als Quadchannel IMC, zwei davon als IO für andere Schnittstellen usw...

Intels CPU Aufbau ist hier ja auch schon sehr systematisch

Anhang anzeigen 722837
Anhang anzeigen 722838

Vergiss den Intel Mesh. ButterDonut for the win. Der Interposer bekommt Logik und wird nun selber Teil des Netzwerks, die Studie wurde von AMD finanziert, wenn die das nicht bringen wären die dumm. Kann auf dem Handy den Link nicht posten, scheinbar kann man in der YT App keine Links kopieren sauber ... kannst ja selber schauen. Mesh ist sogar langsamer.

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[msgt]

für ein 4-Sockel system hätte man ja dann statt 64 PCIe lanes von Sockel zu Sockel nur noch 16 von Sockel zu Sockel, selbst wenn sich die Bandbreite mit PCIe 4.0 bzw. 2nd gen Infinity-fabric verdoppelt wäre es dann immer noch nur die hälfte der Bandbreite die man aktuell mit Naples von Sockel zu Sockel hätte, das halte ich für sehr unwahrscheinlich

 

[fatal_error]

Bei einem 2 Socket System mit den Cores macht die Frage nach einem 4 Socket System keinen Sinn mehr, sondern es stellt sich die Frage wie viele LWL-Karten fürs den Cluster kann ich da betreiben..

 

[shortex]

Wahnsinn was die rausknüppeln zur zeit !
Schade das es im GPU sektor nicht so ganz klappt.

Man sieht da aber sehr deutlich wie es den Markt belebt. "günstige" prozis und teure GPU weil Nvidia da reinhaut.

 

[salzCracker]

Vergiss den Intel Mesh. ButterDonut for the win. Der Interposer bekommt Logik und wird nun selber Teil des Netzwerks, die Studie wurde von AMD finanziert, wenn die das nicht bringen wären die dumm. Kann auf dem Handy den Link nicht posten, scheinbar kann man in der YT App keine Links kopieren sauber ... kannst ja selber schauen. Mesh ist sogar langsamer.

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Sehr interessant, danke für den link

 

[yummycandy]

Wahnsinn was die rausknüppeln zur zeit !
Schade das es im GPU sektor nicht so ganz klappt.

Naja VEGA20 war eine relativ "günstige" Weiterentwicklung. Ich denke mal im Hintergrund herrscht da höhere Betriebsamkeit.

 

[xexex]

wobei das bei 7nm nicht sonderlich überraschend kommt. So nen Step gab es - nie? Also ich mein... 14 auf 7nm. Das wäre wie wenn man zb von 32nm CPU auf 14nm gesprungen wäre. 2 volle Nodes.

Den "Sprung" gibt es nur auf dem Papier. Von 14nm auf 7nm wurden die Strukturen um 50% in der Fläche verkleinert, "korrekterweise" würde man von 10-11nm sprechen, wobei diese Zahlen eh keinen Bezug zu physikalischen Größen haben.

 

[Nagilum99]

Wird nicht meistens nach Kernen lizenziert?

Hängt von der Software ab. Windows Server 2016+ lizensiert kern-, XenServer, VMWare etc. sockelbasiert.
Jeder kocht seine eigene Suppe und es ist zu erwarten, dass dort noch zwischen den Modellen gesprungen wird.

 

[yummycandy]

Und CALs gibts dazu noch obendrein.

 

[Wadenbeisser]

für ein 4-Sockel system hätte man ja dann statt 64 PCIe lanes von Sockel zu Sockel nur noch 16 von Sockel zu Sockel, selbst wenn sich die Bandbreite mit PCIe 4.0 bzw. 2nd gen Infinity-fabric verdoppelt wäre es dann immer noch nur die hälfte der Bandbreite die man aktuell mit Naples von Sockel zu Sockel hätte, das halte ich für sehr unwahrscheinlich

im 2 Sockel Betrieb ist aber auch die Kommunikation der beiden Prozessoren grundlegend anders.
Statt 8 müssen nur noch 2 DIE miteinander kommunizieren.