@Santa Clause ich glaube das bezieht sich auf den retailmarkt. Denn wie Du richtig angemerkt hast sind die CPUs ja durchaus viel eher zu haben für die Großkunden
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News CPU-Gerüchte: AMDs Genoa für Server mit 96 Zen-4-Kernen
- Ersteller Volker
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- Zur News: CPU-Gerüchte: AMDs Genoa für Server mit 96 Zen-4-Kernen
Klassikfan
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Ich denke auch, daß sich 8-Kern-CCDs am besten für alle Produkte machen. Man benötigt nur eine Sorte Die, und kann damit von 6-Kern bis 94 alles bedienen. Und genug Fläche für die Chips bietet der neue Sockel ja offenbar...w0mbat schrieb:Mit 12 Kernen pro CCD müsste man wieder zwei CCX einführen, das hat man gerade mit Zen3 abgeschafft. Macht also keinen Sinn und liegt nicht an 5nm.
Striker1986
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Ich stell mir das echt lustig vor, wenn du bei nem Setup mit 2 Servern mit je 2 Prozzis dann deiner Finanzabteilung erklären musst, wieso du 80k€ (24 Cores nach Idealo für 5000€) für Windows DataCenter Lizenzen blechen musst:
Finance: Wieso habt ihr 80k€ für DataCenter Lizenzen ausgegeben?
IT: wir haben neue Virtualisierungsserver bekommen, die haben ein paar Kerne mehr...
Als großes Unternehmen zahlt man ja weniger, aber die Zahl bleibt trotzdem gut 5-stellig
Finance: Wieso habt ihr 80k€ für DataCenter Lizenzen ausgegeben?
IT: wir haben neue Virtualisierungsserver bekommen, die haben ein paar Kerne mehr...
Als großes Unternehmen zahlt man ja weniger, aber die Zahl bleibt trotzdem gut 5-stellig
Wo siehst du einen Zusammenhang zwischen Anzahl Kerne und Anzahl Kontakte? Die paar Pins für die Spannungsversorgung gehen ja in der Gesamtsumme unter.SaschaHa schrieb:Was ich hier aber eher für unplausibel halte, sind die 6096 Kontaktflächen, um dies zu erreichen: Die 96 Kerne wären - wie oben beschrieben - dank 5 nm auch bei etwa der gleichen Fläche wie bisher möglich.
Betrachtet man zudem die bisherigen TR-CPU, sieht man, dass dort bereits jetzt deutlich mehr Platz auf den Platinen vorhanden ist, sodass theoretisch sogar jetzt schon mehr als 64 (Zen 3) Kerne möglich gewesen wären.
Ich denke, der nächste Sockel wird entweder eher auf ca. 4500 Pins und bis zu 96 Kernen hinauslaufen, oder aber - bei 6096 Pins - auf bis zu 128 Kerne (alleine schon wegen der psychologischen "mehr als Hundert").
Der Großteil der jetzt 2000 Pins mehr geht für das größere Speicherinterface drauf.
Mit 12 Kanälen hätte ich nicht gerechnet. Denn eigentlich kann mit DDR5 die gleiche Bandbreite/Kern erreicht werden wie bei Rome.
Aber gut, vielleicht erachtet man diese auch schon als zu gering. Naples hatte ja auch schon 8 Kanäle bei nur 32 Kerne. Und die Plattform soll vielleicht noch länger halten. In 3 nm könnten es schon 128 Kerne werden.
Ein weiterer Sockel wird dann aber definitiv kommen. Es wird auch weiterhin Bedarf an kleinere CPUs geben. Bei Threadripper sind ja shon die Hälfte der Pins unbenutzt, aber die Fläche wird halt gebraucht um die dies unterzubringen.
Wenn das jetzt nochmal ordentlich anwächst und die Stückzahlen ja mittlerweile auch viel höher sind als zu Anfang von Zen, wird es sich lohnen einen kleinen zu bringen. Mit 6 oder 8 Kanäle und 64x PCIe. Platz für 6-8 Dies.
Zuletzt bearbeitet:
pipip
Fleet Admiral
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Wird weniger an den CPU Dies liegen. Eher dass du da jetzt 12 statt 8 Channels fur RAM hast. Weiters ist die Frage offen wieviel PCIE 5 Lanes geben wird. Möglich wäre hier auch eine Erweiterung.fox40phil schrieb:5nm bringt wohl noch nicht genug, damit das Package gleichgroß bleibt bei mehr Kernen?
Das verlangt einfach einen größeren Sockel, mehr Pins/Komminikation.
https://videocardz.com/newz/amd-instinct-mi200-mcm-based-accelerator-to-launch-this-year
Spannend wird dann die Zen4 Basis mit den angeblich ersten MCM GPUs von AMD, die ja auch Ende des Jahres starten sollen.
https://www.linleygroup.com/newsletters/newsletter_detail.php?num=6139
Given that El Capitan is three years from deployment, AMD and the DOE offered few design details. But combined with AMD’s new roadmap disclosures, we can piece together some of the puzzle. The company confirmed that El Capitan will feature a fourth-generation Epyc processor, code-named Genoa, implemented in 5nm technology. The system will likely include the second-generation CDNA GPU. Both Genoa and CDNA 2 implement a third-generation Infinity Fabric that coherently couples the CPU with up to four GPUs. We expect CDNA 2 will use AMD’s future “X3D” packaging technology to combine multiple chiplets with four HBM stacks on a single substrate.
Zuletzt bearbeitet:
d0xs schrieb:Wenn es so weiter geht, werden Grafikkarten Obsolet
Haha, der Gedanke ist zumindest lustig, das GraKas von hinten überrollt werden würden
Also das stimmt nicht. Bei high Power Designs wie CPUs oder GPUs bist du über jeden zusätzlichen Pin für die Spannungsversorgung frohbensen schrieb:Kerne und Anzahl Kontakte? Die paar Pins für die Spannungsversorgung gehen ja in der Gesamtsumme unter.
D
DeltaPee
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Brutal
wenn ich doch nur einen Anwendungsfall für so eine CPU hätte
wenn ich doch nur einen Anwendungsfall für so eine CPU hätte
Bright0001
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Absolut lächerlich: 96 Kerne in ein "normales" Desktop-System verpflanzt - und seien wir mal ehrlich, wird genug davon geben - kann Windows in vielen Fällen buchstäblich jedem einzelnen Prozess (Hintergrund-Prozesse eingeschlossen) nen eigenen, überaus flotten Kern geben. What a time to be alive, einfach nur Abriss.
0x8100
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@Striker1986 wer lässt denn bitte auf so einer hardware windows laufen?
Z
ZeroStrat
Gast
2 aus n steigt quadratisch.^^w0mbat schrieb:Du musst die Kerne weiterhin mit einander verbinden und das wird expotentiell aufwändiger, je mehr Kerne es sind.
Krautmaster
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8er CCX halte ich noch für recht lange Zeit bei AMD gesetzt. Die Frage ist eher ob man in 5nm dazu übergeht wieder 2CCX in ein Chiplet zu packen oder aber es bei 8C Chiplet belässt. Das ist vor allem auch eine Frage der Ausbeute.
Mit den aktuellen IO Die kann man wohl recht universell bis zu 8 Die anbinden, vielleicht sogar mehr. Aber mehr Kerne pro Die brauchen auch mehr Brandbreite, statt 4 CCX hängen jetzt 2 an dem kleinen IO Die. Vermutlich kann so auch der Interposer 1:1 weiterverwendet werden.
Bei den spekulierten 96 C ist vieles möglich. Wenn der Interposer bis zu 12 Chiplets erstmal mit 8C anbinden kann hält man sich ggf auch so dem Raum mit 16er Chiplets offen was dann 12x16C also 192 Kernen entsprechen würde.
Im Zweifelsfall würde ich also eher auf mehr Chiplets setzen als weniger Chiplets mit mehr Kernen einfach weil der Unterbau vermutlich länger halten dürfte, bis 3nm.
Mit den aktuellen IO Die kann man wohl recht universell bis zu 8 Die anbinden, vielleicht sogar mehr. Aber mehr Kerne pro Die brauchen auch mehr Brandbreite, statt 4 CCX hängen jetzt 2 an dem kleinen IO Die. Vermutlich kann so auch der Interposer 1:1 weiterverwendet werden.
Bei den spekulierten 96 C ist vieles möglich. Wenn der Interposer bis zu 12 Chiplets erstmal mit 8C anbinden kann hält man sich ggf auch so dem Raum mit 16er Chiplets offen was dann 12x16C also 192 Kernen entsprechen würde.
Im Zweifelsfall würde ich also eher auf mehr Chiplets setzen als weniger Chiplets mit mehr Kernen einfach weil der Unterbau vermutlich länger halten dürfte, bis 3nm.
Zuletzt bearbeitet:
SaschaHa
Commodore
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50% mehr Pins = 50% mehr Fläche = 50% mehr Platz für zusätzliche Kerne. Man wird den Platz ja sicherlich nicht unbenutzt lassenbensen schrieb:Wo siehst du einen Zusammenhang zwischen Anzahl Kerne und Anzahl Kontakte? Die paar Pins für die Spannungsversorgung gehen ja in der Gesamtsumme unter.
w0mbat
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Ne, weil die Kerne ja alle nich direkt nebeneinander sitzen. Die Verbindungen werden auch länger.ZeroStrat schrieb:2 aus n steigt quadratisch.^^
Recharging
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Was'n Biest ... 😳
textract
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Interessant, das wären 32 Lanes mehr, als die noch dieses Jahr für den Massenmarkt, von IBM erscheinenden Power 10 unterstützen.
Weil PCIe 5 die gleiche Datenübertragungsrate für natives NVLink on-chip hat, hat sich IBM für P10 entschieden keinen NVLink Support in den Chip einzubauen, wie es bei P8 und P9 noch der Fall war.
Das könnte sich für AMD zum Vorteil im Deeplearning Markt entwickeln.
Weil PCIe 5 die gleiche Datenübertragungsrate für natives NVLink on-chip hat, hat sich IBM für P10 entschieden keinen NVLink Support in den Chip einzubauen, wie es bei P8 und P9 noch der Fall war.
Das könnte sich für AMD zum Vorteil im Deeplearning Markt entwickeln.
Es ist so schön zu spekulieren.
Die 8 Cores je CCD sind für AMD momentan ziemlich optimal. Damit lassen sich Mainstream-PCs, High-End-PCs und Workstation CPUs bestücken. Lediglich mit den Einstiegs-PC ist es schwierig. Aber da gibt es ja noch die APUs.
12 Cores je CCD würde bedeuten, dass man auch 6 Cores je CCX zurückgeht. Außerdem wären mindestens 8 bis 10 Cores als Einstieg sehr viel.
16 Cores je CCD sind wahrscheinlich mit 5 nm noch zu früh und wären für Mainstream-PCs zu viel.
Wenn für die Server CPUs momentan maximal 8 CCD verbaut sind erscheint mir eine Erweiterung auf 12 CCDs je CPUs nicht abwegig.
Das eigentlich Problem ist, dass von AMD keine harten Fakten zur weiteren Roadmap veröffentlicht werden. Es gibt für die breite Öffentlichkeit jede Menge Andeutungen. Aber konkretes gibt es nur für Partner.
Damit sind allen Spekulationen Tür und Tor geöffnet.
Die 8 Cores je CCD sind für AMD momentan ziemlich optimal. Damit lassen sich Mainstream-PCs, High-End-PCs und Workstation CPUs bestücken. Lediglich mit den Einstiegs-PC ist es schwierig. Aber da gibt es ja noch die APUs.
12 Cores je CCD würde bedeuten, dass man auch 6 Cores je CCX zurückgeht. Außerdem wären mindestens 8 bis 10 Cores als Einstieg sehr viel.
16 Cores je CCD sind wahrscheinlich mit 5 nm noch zu früh und wären für Mainstream-PCs zu viel.
Wenn für die Server CPUs momentan maximal 8 CCD verbaut sind erscheint mir eine Erweiterung auf 12 CCDs je CPUs nicht abwegig.
Das eigentlich Problem ist, dass von AMD keine harten Fakten zur weiteren Roadmap veröffentlicht werden. Es gibt für die breite Öffentlichkeit jede Menge Andeutungen. Aber konkretes gibt es nur für Partner.
Damit sind allen Spekulationen Tür und Tor geöffnet.
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