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NewsPCI Express 7.0: Die schnelle Schnittstelle ist weiter im Zeitplan
Doch sowas gab es zumindest auch bei Intel. Bei Z170 gab es zwischen SATA und PCIe umschaltbare HSIO Ports. Siehe dieses Blockdiagramm des Z170 . Und es gab Motherboards, die 4 HSIO Lanes direkt auf eine passende ( OCUlink oder SFF8643) Buchse geführt haben. Wo man dann Kabel für entweder 4x SATA oder 1x U.2 anschließen konnte.
Für neuere Intel PCHs konnte ich entsprechende Diagramme leider nicht finden. Nehme aber an, das es das noch gibt.
Wenn das parallel abläuft, dann verschwindet das also auch in der Versenkung? SCNR
Warum sollten ausgerechnet Grafikkarten günstiger werden? Wo die Stromversorgung herkommt, während sich sonst nichts ändern müsste, macht jetzt keinen signifikanten Unterschied. Auch wenn die Anzahl der layers fast schon standardmäßig erhöht wurde, ist das nicht einfach ein tralala Vorgang.
Hinsichtlich mini-ITX: Vorne wäre im Grunde was möglich, aber dann eher in Richtung 150 W, wenn überhaupt. Ich weiß es nicht. Du gibst dem PCIe Slot einfach so mehr Platz und denkst nicht daran, dass dadurch weniger davon für andere Komponenten übrig wird. Es gibt jetzt schon (teure) Boards, wo der Platz nicht ausreicht und man eine zusätzliche Ebene errichtet, um dem zu entgehen. Vielleicht reicht der Platz aus, um rechts zusätzliche 150 W anzubieten, aber mehr nicht. Wären dann insgesamt 300 W, also für die meisten Grafikkarten eh ausreichend, aber wenn ich schon froh sein muss, dass es überhaupt mini-ITX Boards gibt, die keine 200 € kosten und zwei von denen sind A620 Varianten, will ich nicht wissen, was diese Maßnahme für weitere Kosten auslöst.
Zugegeben, oft genug werden Grafikkarten mit Riser-Kabeln angebunden. Da könnte man auf der einen Seite sagen, wenn die Grafikkarte das unterstützt, aber nicht das Board, wäre das über Adapter-Kabel realisierbar. Aber so funktionieren Standards und sollen sie auch nicht!
Ich stehe dem sehr kritisch gegenüber. Ich habe nichts dagegen, wenn man den Standard auf 150 W anheben würde, aber wenn es darum geht, weniger Kabel sehen zu wollen, sollten wir das Grundproblem angehen und das ist ATX an sich! Es ist veraltet und hier hätte ich nichts dagegen, wenn man das endlich angehen würde und zwar mit mehr als nur Anschlüsse, die anders angesteckt werden können.
Ergänzung ()
mkossmann schrieb:
Bei Z170 gab es zwischen SATA und PCIe umschaltbare HSIO Ports.
Für M2.SSDs:
4 lanes PCIe3: 4x8=32 GBit/s bzw. 4 GByte/s
4 lanes PCIe4: 64 GBit/s bzw. 8 GByte/s. (Selbst die kleinsten MACs fangen unter 3..6 GByte/s nicht an)
4 lanes PCIe5: 128 GBit/s bzw. 16 GByte/s. (bei 11..12 GByte/s sind die neueren Exemplare schon angekommen)
4 lanes PCIe6: 256 GBit/s bzw. 64 GByte/s.
Für Displays/USB4:
4k@60 kommt noch mit 15 GBit/s aus
5k@60 (Apple 27" seit vielen vielen Jahren) 30GBit/s
6k@60 (Apple 32" XDR) braucht 40GBit/s
8k@60 (40") braucht bereits 60 GBit/s
8k@120 dann 120 GBit/s. Mit noch etwas zusätzlichem USB4/Netzwerk dann auch gern einige 10G mehr.
Für ein 3D Display (wie eine Brille) dann eben 240 GBit/s .. Ende offen.
Für schnelle Schnittstellen wie USB4ff:
USB4 V1 40 GBit/s
USB4 V2 80 GBit ..120 GBit/s
Und USB5 kommt dann endlich in optisch da sind im professionellen Breich bereits
100G, 200G, 400G üblich und 800G wird wohl auch nicht mehr ewig dauern.
Wie wär's mit optischem USB5 bei 160GBit/s so im Laufe der nächsten 2 Jahre ? Denn USB4V2 kann bereits heute nur mit Mühe mit aktuellen SSDs mithalten. Und die Displays sind schon viel zu lange (5..15J?) bei 27" und 4..5k festgefroren. Es wird doch langsam doch Zeit für Besseres.
Für M2.SSDs:
4 lanes PCIe3: 4x8=32 GBit/s bzw. 4 GByte/s
4 lanes PCIe4: 64 GBit/s bzw. 8 GByte/s. (Selbst die kleinsten MACs fangen unter 3..6 GByte/s nicht an)
4 lanes PCIe5: 128 GBit/s bzw. 16 GByte/s. (bei 11..12 GByte/s sind die neueren Exemplare schon angekommen)
4 lanes PCIe6: 256 GBit/s bzw. 64 GByte/s.
Ich beschäftige mich betreffe beruflich mit dem pcie Physical layer und bin einfach fasziniert war die tolles engeneering das ist.
Es müssen nur die differential pair einer rx oder TX lane unter einander gemacht werden. Die einzelnen lanes unter einander werden in hardware durch phase compensation fifos synchronisiert.
Der Längen Unterschied darf im Bereich von vielen cm bis Metern sein.
@brutzler
Metern?
Bei den Geschwindigkeiten von PCIe7 stellt ein Meter Leitung locker flockig ein Buffer von ~690bit[1] dar. Analog mit jeder geringeren Versionsnummer je etwa die Hälfte davon. Da muss man ganzschön Transistorbudget drauf werfen, damit sowas klappt o.O.
[1]128GT/s bei ~200.000km/s Signalausbreitung auf ner Kupferleitung
@Piktogramm
Ja und 960 bit sind nix.
Du brauchst sowieso mindestens 128 bit Buffer um auf einen 64 bit Systembus mit double buffering zu deserialsieren. Außerdem musst du die clock Domänen eh synchronisieren.
Die Aussage habe ich aus einem Video zum pcie Physical layer.
YouTube
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das Video ist 7 Jahre alt bezieht sich also wohl auf pcie 3.
In der Praxis macht man so ein Blödsinn natürlich nicht weils keinen Grund für so unterschiedliche Lane Längen in einem PCIe Link gibt.
Der Buffer den ich meine heißt in den Xilinx Gth Receivern Rx-Elastic buffer. Dabei ist die Größe nicht fest kann aber einige 100 bits betragen.
Ein tiefer Buffer ist natürlich schlecht für die Latenz deshalb wird man wohl oft 128 bit+etwas Marge verwenden.
Ähhh reichlich 100Byte sind ne Menge! Die PCIe Packages können bis zu 4kB groß sein, weil das Transistorbudget für die notwendigen Register jedoch irrsinnig hoch ist, kommen die meisten Plattformen nicht über 512Byte große Pakete hinaus[1]. Wobei es durchaus üblich ist, dass nicht alle PCIe Lanes von einem Host die 512Byte anbieten können, noch dass es die PCIe Geräte können. Üblich ist durchaus nur 128Byte große Pakete zu unterstützen. Dabei muss man beachten, dass es da nicht nur ein 512Byte Register braucht, sondern weil PCIe verdammt schnell ist, brauchts mehrere Ausführungen der Register, damit man zwischen ihnen muxen kann.
Das Ausgleichen des Laufzeitunterschieds auf 1m Differnzlänge in Kupfer, oder aber ~100Byte wäre im Vergleich schon extrem. Ich komme nich an die PCIe Spec ran[2], aber mir kommt das zu hoch vor. Ein paar Centimeter Differenz zwischen den Lanes halte ich für realistisch. Meter sind aber Imho doch ein bisschen viel.
[1]Consumerkram, mich lassen viel zu wenig Leute mit rootrechten direkt aufs Blech von großer Hardware um da mal etwas herumzustochern.. ich prangere das an!
[2] Ich pranger auch dies an!
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•A maximum of five symbol times are allowed in skew across all lanes (5 x 4ns =20ns). Assuming 6 inch propagation per ns, the physical lane trace lengthdifference can be up to 120 inches or about 10 feet.
Ich habs für FR mit epsilon_r=4.4 überschlagen und komme auf 2.8 m
Deine argumentation ist dennoch richtig, wenn ich die lanes vernünftig matche kann ich auf einen tiefen RX elastic buffer verzichten und verschwende nicht highspeed FlipFlops mit den ich was besseres machen kann und die auch alle leistung verbraten.
Fazit: Es können erheblich lane Längenunterschiede ausgeglichen werden und das tatsächlich automatisch vom Transmitter. Das gibt's aber nur zum Preis von höherer Laufzeit und Leistungsverbrauch ist aber durchaus nützlich da man einige cm Unterschied zwischen den lanes doch schnell mal auftreten. das kompensieren der Längen durch Schleifen ist immer Mist für die Signalintegrität, was deutlich mehr weh tut ,da ich diese Störungen im Gegensatz zu einfacher Dämpfung nicht mit nem analogen equalizer (das teil verstärkt die hochfrequenten komponenten um so wieder steile flanken zu erzeugen geht aber nur wenn die dämpfung linear über die frequenz ist, nen knick in der leitung erzeugt aber ne scharfe resonanz) kompensieren kann.
In dem paper steht was zu linear equlisation https://rei.iteso.mx/bitstream/handle/11117/7862/Ruiz_21May_Tx_Rx_Eq_opt_PCIe_PAM4_author_ver.pdf
Zu [2]
PCI Express® $Nummer Base Specification Revision googlest findest du immer mehr oder weniger vertrauenswürdige quellen für die Dokumente
