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NewsMilan X mit 3D V-Cache: AMD plant CPUs der Epyc-Serie mit 768 MB L3-Cache
Kann mir jemand erklären, in welchen Szenarien ein epyc 7373x besser/schneller als ein 5950x ist?
Und braucht der wegen dem großen l3 Cache so viel Strom?
Danke - ich vermute auch, dass dies @Jan mit der offizielle Aussage zum Ryzen 5000 mit 3D V-Cache meinte.
Nur hat Lisa dabei den Consumer-Ryzen mit keinem Wort benannt, sonden gar explizit von "our highest-end products" gesprochen. Auch hat sie den Ryzen als Prototyp zum Zwecke eines Previews bezeichnet (können ja auch schlecht einen unangekündigten TR Pro hochhalten).
Würde ich wetten müssen, dann würde ich bei 3D V-Cache nur von EPIC und TR ausgehen.
Laut anderen Meldungen sollten aber wenn dann die Cache Dies so flach geschliffen sein, dass der Cache Stapel auf die Höhe vom CPU Die kommt, damit eben nichts zusätzlich zwischen CPU und Heatspreader liegt. Das finde ich logischer.
Ich freue mich auf die nächste Generation von "Kernen". Die aktuelle ist (leider) ziemlich ausgelutscht und Cache ist grundsätzlich immer nur der letzte Versuch etwas besser zu machen, was nicht mehr gut genug ist.
Bei vielen Anwendungen, wie z.B. Cinebench, bringt mehr L3 allerdings fast keine Vorteile. Der größere L3 Cache hilft vor allem Anwendungen, die am Speicherinterface verhungern. Da würde die Mehrleistung von schnelleren Cores zum größten Teil verpuffen, wie z.B. bei Rocket Lake. Die großen L3 Caches sind heute notwendig, weil die Speichergeschwindigkeit nicht mit der Entwicklung der CPUs schrittgehalten hat.
Nur hat Lisa dabei den Consumer-Ryzen mit keinem Wort benannt, sonden gar explizit von "our highest-end products" gesprochen. Auch hat sie den Ryzen als Prototyp zum Zwecke eines Previews bezeichnet (können ja auch schlecht einen unangekündigten TR Pro hochhalten).
Die Slides in der Vorstellung zeigen natürlich erst mal nur ein Chiplet, welches überall verbaut werden könnte.
Aber warum sollte man einen 5900X mit 3D-Cache bauen, damit mehrere Gaming Benchmarks machen und diese auch präsentieren, wenn man sie nicht genau dort einsetzen will?
Denn die Gaming CPUs sind nunmal Ryzen.
Epyc kam auch kurz darauf raus, aber die Rendervideos, wie so ein 3D-Cache eingebaut wird, zeigen immer einen Ryzen 5000 mit 2 Chiplets.
Und aus dem CB Artikel zur Keynote:
AMD bestätigte noch einmal, dass es sich beim ersten Produkt um Zen-3-Prozessoren in 7-nm-Fertigung handeln wird, die als High-End-Ryzen auf den Markt kommen.
Aber warum sollte man einen 5900X mit 3D-Cache bauen, damit mehrere Gaming Benchmarks machen und diese auch präsentieren, wenn man sie nicht genau dort einsetzen will?
Guter Punkt mit der Benchmark-Auswahl. Dies deutet klar in eine Richtung. Bzgl. "bauen" glaube macht es keinen großen Stress das CCD mit 96MB hier oder da draufzukleben. Und ja, bei 2ch-Ryzen mit vielen Kernen macht der große Cache gar am meisten Sinn.
@Volker , definitiv das Redaktionslexikon in diesem Bereich, ist die Woche im Urlaub, den kann ich also nicht fragen, ob er meint, dass deine Interpretation des Gesagten zutreffen kann. (: Dass AMD derart aggressiv mit den Spiele-Vorzügen geworben hat, lässt mich allerdings weiterhin damit rechnen, dass es erstmal ein Ryzen wird.
Nicht das ihr in der Redaktion, kurz vor Weihnachten noch Langeweile bekommt und an so unwichtige Sachen wie Geschenke denkt.
[wege]mini schrieb:
Die Tatsache, dass AMD dieses jetzt für Server verbaut ist nur ein Eingeständnis für die Tatsache, dass noch mehr Kerne nicht sinnvoll ausgelastet werden können.
Ich freue mich auf die nächste Generation von "Kernen". Die aktuelle ist (leider) ziemlich ausgelutscht und Cache ist grundsätzlich immer nur der letzte Versuch etwas besser zu machen, was nicht mehr gut genug ist.
Ich sehe das nicht so negativ. Die haben den Cache ja nicht aus irgendeiner Tasche gezogen um die Zeit bis Zen5 zu überbrücken. Die Daten möglichst nah an den Kernen zu halten ist doch ziemlich positiv.
Das bisherige Konzept stößt schon sichtbar an Grenzen, das wird sich aber wohl in 3? Jahren deutlich ändern.
Die großen Caches werden uns aber weiter in der Zukunft begleiten. Die machen das System schneller und helfen beim Energie sparen.
Wenn sie das demnächst mit allen Chiplets so machen, wie sie es in den Grafikpatenten beschrieben haben, können die Kerne auch direkt auf Daten des Nachbarchips zugreifen. Ohne Umweg über den IO.
[wege]mini schrieb:
Wie ich schon mehrfach sagte, der "Krieg" geht 2025 am Hardware Markt los und hier gewinnt niemand. Nicht einmal der Kunde. Ich hoffe, dass am Ende keiner verliert, vor allem nicht der Kunde.
2022 ist auch erst mal nur eine Durchgangsstation, da bis spätestens 2025 3nm für alle für unglaublich kleines Geld am Markt sein wird.
Du meinst ~2025 gibts ein "Gemetzel"?
Wäre durchaus möglich. Es werden ja auch ziemliche Kapazitäten aufgebaut und die Hamster sollten sich bis dahin auch längst wieder beruhigt haben.
Aber warum sollte der Kunde dabei verlieren? Das wäre nur der Fall, wenn ein Teilnehmer des "Kriegs" endgültig ausscheiden würde.
Bei deinem Post ist mir wieder eingefallen wie ich mit nem Kumpel damals bei meinem Amiga 500 per Lötkolben ChipMem in FastMem gewandelt hatten. Die Lötanleitung hatte er auf nem Cewa-Taschentuch gekrizelt. Hat funktioniert und mein jetziges "Hobby" begründet.
Falls kein aggressiver Preiskampf um Markanteile geführt wird, gibt es auch die Möglichkeit, dass nur der Kunde verliert, weil sich ein Pseudokartell bildet.
Meine erste "Grafikkarte" war ein MOS Technology 8563 mit 16 KB dediziertem VRAM in meinem C128. Das VRAM wurde um 1988 auf sagenhafte 64 KB augestockt. Im Interlace-Modus waren damit Auflösungen von bis zu 750 × 600 Pixeln möglich. Das war für einen 8-Bit-Rechner gewaltig, leider gab es so gut wie keine Software, die diese Fähigkeiten ausreizte...
@Jan
Für den Fall, dass das hier noch nicht thematisiert wurde:
"Mit seinen zwei 32-MB-Schichten ergibt sich im neuen CCD ein dreifach gestapelter L3-Cache-Baustein mit 96 MB."
Diese Aussage ist falsch. AMD hatte zwar kommuniziert, dass man bis zu drei Cache Dies stapeln könne. Die hier genannten konkreten Produkte verfügen jedoch nur über ein Cache Die mit 64MiByte Größe. Die Packdichte ist höher auf als auf dem CCD selbst - daher möglicherweise die Verwirrung.
Der über den originalen 32MB sitzt, also insgesamt 96MB, also "zweifach gestapelt", wenn man es so nennen will.
Ich würde es einfach gestapelt nennen, und wenn es zwei zusätzliche Schichten wären zweifach gestapelt. Aber dreifach würde für mich bedeuten dass man drei zusätzliche Schichten draufpackt.
Der über den originalen 32MB sitzt, also insgesamt 96MB, also "zweifach gestapelt", wenn man es so nennen will.
Ich würde es einfach gestapelt nennen, und wenn es zwei zusätzliche Schichten wären zweifach gestapelt. Aber dreifach würde für mich bedeuten dass man drei zusätzliche Schichten draufpackt.
Nichts anderes habe ich geschrieben. Mir geht es darum, dass der Artikel sich selbst an verschiedenen Stellen widerspricht. Es sind die immer vorhandenen 32MiByte des CCD + 64MiByte in einem Cache-Die. Aber es sind technisch bis zu drei dieser Die pro CCD möglich, also insgesamt 224MiByte pro CCD.
Wahnsinn! Genau so viel L3 Cache, wie mein P4 damals RAM hatte.
Und wenn ich den Compaq Portable anschaue - mit 512k RAM - aber auch nur durch die 256k Zusatzkarte in voller Baugröße... 10MB Festplatte.
Jetzt stellt euch das einmal mit nicht nur 8 Chiplets, sondern derer 12 oder gar 16 vor... 1,5GB L3 Cache!
