News Prozessorgerüchte: AMD Epyc 2 „Rome“ wird angeblich ein 9-Die-Chip

[Shoryuken94]

Ich denke wenn ein 12 Kerner für den AM4 kommen sollte werden wir keinen 12 Kerner für TR4 mehr sehen. Analog wie beim 1900x der dann absolut uninteressant wird.

Wäre ich mir gar nicht mal so sicher. Geht ja nicht nur um die CPU, sondern auch um die Plattform ansich. (Quadchannel, PCIe Lanes etc.). Da man den 12 Kerner ohne mehrkosten anbieten kann, wird man darauf nicht unbdingt verzichten. Den 1900x haben sich ja auch einige gekauft.

 

[R1ng0]

soweit ich das verstanden habe bestehen die 7 nm Die s nur noch aus 1 CCX Komplex zu je 8 Kernen
der IMC ( UMC ) sitzt jedoch im system Controller = IO Chiplet , die einzelnen CCX sind nicht direkt mit dem Speicher verkoppelt

Meinst Du das generell oder nur bezogen auf dieses Schaltbild?

 

[SVΞN]

Ich denke wenn ein 12 Kerner für den AM4 kommen sollte werden wir keinen 12 Kerner für TR4 mehr sehen. Analog wie beim 1900x der dann absolut uninteressant wird.

Ich sehe es wie @Shoryuken94 und sehe ein Daseinsberechtigung, sowohl für 12C/24T als auch für 16/32T auf der Mainstream- als auch HEDT-Plattform. Es gab nicht wenige die zum 1900X auf der HEDT-Plattform gegriffen haben, weil sie zwar nicht mehr als 8C/16T für ihr Use Case benötigen, aber von Quad-Channel und 64 PCIe-Lanes profitieren.

Liebe Grüße
Sven

 

[faltermayer]

belichtetes Silikon.

Egal, was AMD mit EPYC vor hat, aber sie werden ganz sicher kein Silikon belichten (lassen)!

Zum Thema: Wie AMD die Chiplets in der nächsten EPYC, Threadripper und Ryzen-Generation anwendet wird sicher super spannend. Aktiver Interposer, passiver Interposer, Multi-Die auch im Mainstream oder nicht ... Bin sehr neugierig auf die Präsentation in der nächsten Woche. Wenn man bedenkt, das Intels Innovation sich für die nächste Generation erstmal nur auf einen verdoppelten L2-Cache beschränkt, ist das umso eindrucksvoller.

 

[Ned Flanders]

Egal, was AMD mit EPYC vor hat, aber sie werden ganz sicher kein Silikon belichten (lassen)!

Prust!

Hier gibts noch was interessantes:

YouTube

An dieser Stelle steht ein externer Inhalt von YouTube, der den Forumbeitrag ergänzt. Er kann mit einem Klick geladen und auch wieder ausgeblendet werden.

YouTube-Embeds laden

Ich bin damit einverstanden, dass YouTube-Embeds geladen werden. Dabei können personen­bezogene Daten an YouTube übermittelt werden. Mehr dazu in der Datenschutzerklärung.

YouTube-Embeds laden

Datenschutzerklärung

 

[user2357]

Sehr interessante Entwicklung; als das ältere Video von AdoredTV zum Thema Chiplets raus kam, war ich noch skeptisch, sowas bald "in natura" sehen zu können - gut, dass dem nicht so ist!
Zum Thema des Architektur-Aufbaus mit den Logic+IO-Chiplets: Ich denke, dass es logisch ist, den Schritt mit dem IO-Chiplet mit der gesamten Zen2 Generation (Mainstream, HEDT und Server) zu gehen - bis auf die APUs für den mobilen Bereich. Die Logic-Chiplets als geshrinkte Zeppelin Dice mit zwei CCX; CCX mit mehr als vier Cores machen wenig Sinn aus den bekannten Interconnect-Einschränkungen / optimalem Design mit den bereits genannten 6 Verbindungen zwischen 4 cores statt 26 zwischen 8 cores, sodass in dem Logic Die zwischen den CCX nochmal Infinity Fabric on Die ist.
Ich denke, es macht keinen Sinn, die Logic Dice trotzdem grundsätzlich mit einem Zweikanal-Speichercontroller und dem PCIe-IO-Bereich auszustatten (Wirtschaftlichkeit des Architektur-Ansatzes), nur um damit den aktuellen Aufbau der Threadripper und Mainstream-Prozessoren daraus abzuleiten - das wäre für all die vielen Chiplets, die in den Serverchips unterkommen werden großflächig ungenutzte Waferfläche auf der kostbaren 7 nm-Node. An der Stelle würde ein zweiter und kleinerer IO-Die für Mainstream und Threadripper mit maximal 4 Speicherkanälen und den PCIe-Lanes für TR4 Sinn machen, oder? (dann entsprechend teildeaktiviert für die AM4-Plattform)?
In meinen Augen spricht der verdoppelte Level 3 Cache auf den Logic Dice auch dafür, dass die zunehmende Latenz zum Speicher über den IO-Chip abgepuffert wird.
Gegebenfalls / hoffentlich gibt es einen L4 Cache auf dem IO-Chiplet, dann würde die Bedeutung der RAM-Latenz für das Design weiter entschärft, wobei dazu noch nix zu lesen war.

Da Intel nun auch bei 8 Kernen im Mainstream angekommen ist, wäre es ein stechendes Alleinstellungsmerkmal, wenn der Zen2 Mainstream zukünftig bis 16 Kerne geht, und der kleinste Threadripper mit vier Logic-Dice genau da anfängt mit entsprechend mehr PCIe-IO und Speicherkanälen. Also:

Mainstream: 2 Logic Dice, "kleines" IO-Chiplet beschnitten; 8-16 Kerne, 2 Specherkanäle
HEDT: 4 Logic Dice, "kleines" IO-Chiplet unbeschnitten; 16-32 Kerne, 4 Speicherkäle
Server: 8 Logic Dice, großes IO-Chiplet; 32-64 Kerne, 8 Speicherkanäle (überall minimum 2 Kerne / CCX aktiv)

 

[Vitec]

Also das sieht schon richtig lecker aus mit dem Controller und den 8 cpus drumherum.

Ich glaube auch das AMD eher mal am Takt schraubt um Intel auch noch bei der Gaming Performance die Rücklichter zu zeigen. Anwendungen muss man nicht unbedingt zulegen, da ist man P/L sowiso schon vorne.

 

[Chismon]

Ein 12C Die ist nicht nötig. Der wird einfach aus dem 16er Modell abgespeckt. Die 4C Zen mit 50% Abspeckung sind in einem viel niedrigerem Preisbereich unterwegs.

Noetig aktuell vielleicht nicht (bestimmt noch nicht im Spielebereich, auch wenn es da vereinzelt schon Vorteile geben kann), aber soll man sich das prestige-traechtige Einfuehren des ersten 12-Kerners im Mainstream-CPU-Bereich vor Intel entgehen lassen?

So hinterwaeldlerisch AMDs Marketing manchmal auch sein mag, das traue ich Ihnen dennoch zu und die 12 Kerne werden auch gebraucht um bei Anwendungen die Nase (deutlich) vor dem i9-9900K zu haben .

Ich gehe also fest von bis zu 12 Kernen bei den 3K-Prozessoren der kommenden 7nm Matisse-RyZen-Generation aus, auch in Anbetracht dessen wie guenstig der 12-Kerne Ur-Threadripper schon verscherbelt wurde.

Mit 16 Kernen rechne ich allerdings erst fruehestens beim Zen 2+/Zen3, so dass eine solche Matisse-CPU fuer mich eine faustdicke Ueberraschung waere.

Was Castle Peak (Threadripper in der dritten Ausgabe) angeht, so gehe ich passend dazu davon aus, dass die kleinste 7nm Ausgabe mit 16 Kernen kommen wird und wohl PCIe 4.0. on-board geboten werden.

Viel spannender wird aber sein wie sich IPC und IF, also die Architektur, weiter entwickeln werden (ebenso wie die Chipsaetze und Platinenlayouts fuer AM4 und TR4 Sockel) ... gut moeglich, dass sich Intel "noch waermer wird anziehen muessen" als ohnehin schon gemutmast wird. Bis zum Erscheinen von Ice Lake sehe ich da wenig Licht am Ende des (14nm Fertigungs-)Tunnels .

Was mir ein wenig Sogen macht ist allerdings folgendes:

Denn Chips werden mit der 7-nm-Fertigung deutlich teurer. Je größer die Chips sind, desto höher steigt der Preis, zudem sinkt die Ausbeute und die Fehleranfälligkeit erhöht sich.

Wenn die Chips deutlich teurer werden, duerfte auch bei AMD ein spuerbarer Preisanstieg im kommenden Jahr fuer 7nm CPU Kaeufer winken (an die ersten Mondpreise von Intels 10nm Ice Lake CPUs mag ich erst gar nicht denken ), auch ohne Mitwirkung/Zusatzeffekt einer 4-Kerne Steigerung.

Des Weiteren duerfte das gleiche PC-Neu-System-Bauern und PC-System-Upgradern in Hinblick auf 7nm (Navi, geschweige denn nVidias Turing-Refresh-RTX-) GPUs bluehen ... ein teures Vergnuegen und auch die sinkenden SSD und RAM Preise werden die allgemein steigenden Kosten bei CPUs und GPUs in 7nm Fertigung wohl nicht kompensieren koennen, aber ...

... ich sehe das erst als Anfang einer Preisrallye hin zu 3nm (und kaum noch erschwinglichen Preisen) in den kommenden Jahren (5nm wuerde ich dann auf dem Desktop eh ueberspringen wollen) und es bleibt nur zu hoffen, dass den Herstellern da zukuenftig eine neue signifikante leistungsfaehigere (Fertigungs-)Technologie in den Schoss fallen wird (die Hoffnung dahingehend stirbt ja bekanntlich zuletzt ).

 

[Rockstar85]

@DonL_
Schönes dingen die Subor. Schade dass AMD sowas in der EU wohl nicht bringen kann
Ich wüsste schon 60% meines Freundeskreises, die mit so ner Box überglücklich wären..

Grundsätzlich sei gesagt, dass die "Idee" einer Zentralen Verwaltung durch einen Controller und optional unter Einbeziehung der GPU ja eine der Grundideen von Fusion ist.
Sollte AMD wirklich diese Art Aufbau nutzen, dann werden wir hier sehr kosteneffiziente 7nm Produkte sehen. Ebenso braucht es ganze 2! Controllerchips in 14nm (Hallo Glofo) und die Zusatzeinheiten wären somit richtig billig.
Dann noch etwas Anpassung bei den Lantenzen, beim Speicherkontroller und PCIe 3.0 bzw 4.0 und wir sehen hier ein sehr solides Produkt. Ich vermute allerdings auch, dass AMD bei 8 Core bleiben wird, ist im Idealfall dann nur noch 2 CCX und dank der modularität über den SoC Controller würde man noch ne Vega anflanschen können.
Die Subor Z zeigt ja, wo es mit Ryzen hingehen soll. Wenn AMD sowas nun noch in die EU als HTPC etablieren könnte, dann haben die NUCs endlich mal harte Konkurrenz.

 

[cookie_dent]

Wenn die Chips deutlich teurer werden, duerfte auch bei AMD ein spuerbarer Preisanstieg im kommenden Jahr fuer 7nm CPU Kaeufer winken (an die ersten Mondpreise von Intels 10nm Ice Lake CPUs mag ich erst gar nicht denken )

Wobei ja niemand genau weis was ein 12 nm Chip tatsächlich kostet und wieviel der 7nm Chip dann kosten wird.
Theorethisch müssten die 7nm Chips doch kleiner ausfallen, was die Ausbeute pro Wafer erhöht und den höheren Produktionspreis egalisieren könnte.
Oder habe ich da einen Denkfehler?

 

[Waelder]

hätte man es als "Hochleistungs-Verbindungsstoff" bezeichnet, anstelle Kleber - wäre die Reaktion von einigen sicher anders...
ist doch Bohne - Hauptsache die Dinger laufen und das bei akzeptablem Preis...

 

[Bärenmarke]

Ohh man. Schon wieder werde ich recht haben. Da kannst du dich so viel ärgern wie du nur willst. Intel wird im vergleich zur vergangenheit bessere preise im server segment anbieten. Und die werden für die kunden wie schnäpchen wirken. Lebe in deiner Amd fanwelt. Natürlich wird sich tsmc 7nm nicht sehr gut bezahlen lassen. Aber bin wieder in deinem boot wenn Amd 12 Euro kostet.Diesmal aber früh genug aussteigen mein Jungspund, bevor es 40% verliert. Verliebe dich nicht in ein Unternehmen.

Mit was solltest du Recht haben? Mit der Dummschwätzerrei bestimmt nicht. Wenn sie ihre Marge halten wollen, dann können sie die Preise nicht beliebig anpassen, geht mit dem aktuellen Design einfach nicht. Wenn sie AMD da unterbieten wollen, dann sehr zu lasten der Marge und das wird bei den Aktionären nicht sehr gut ankommen...
Aber ja wir haben ja vergessen, dass die intel Produktion nichts kostet und die Mitarbeiter dort von Luft und Liebe leben
Und nochmal für dich, wenn ich einen großen 28 Kerner oder mehr anbiete, purzeln da deutlich weniger funktionierende DIEs raus, wie wenn man nur kleine 4 oder 8 Kerner zusammenklebt. Aber dafür müsste man ja auch mal etwas nachdenken um das zu verstehen, da ist man bei dir wohl deutlich Fehl am Platz ;-)

 

[MK one]

Meinst Du das generell oder nur bezogen auf dieses Schaltbild?

erst mal bezogen auf das Schaltbild , wenn man jedoch darüber nachdenkt sollte es klar sein , bei 4 Dies a 2 CCX sind 8 Speicherkanäle möglich ( bisher ) , hat man jedoch 8 Dies a 2 CCX a 4 Kerne , käme dabei dasselbe raus wie beim 2990 WX , ein CCX müsste über den anderen kommunizieren , ganz zu schweigen davon das beide CCX nicht gleichzeitig auf einen Speicherkanal zugreifen könnten ... , nebenbei bemerkt , man wird die Bandbreite beim IF erhöht haben , analog zu PCIe 3.0 auf PCIe 4.0 , könnte man sie verdoppelt haben .
Aber alles nur Vermutungen , eine Woche noch ... 6 Nov.

 

[WildErik]

Interessanter Ansatz, auch wenn Realität am Ende vielleicht ein wenig anders aussieht. Es geht in die richtige Richtung.

Einen 12C/24T könnte man aber durchaus bringen und sich den 16C/32T in der Hinterhand behalten.

Scheint mir aber so als ob AMD vernünftigerweise weiterhin das Front End optimiert, bevor sie den Corecount erhöhen.
Die cashe-latency Optimierung (zen+) hat den meisten Kunden deutlich mehr gebracht als zwei/vier weiter Cores und den damit verbunden höheren Anschaffungskosten.
Weiter könnte eine µop-cache Optimierung, sodass man bei konstant 5 instructions per clock bleibt und nicht mehr ab einer gewissen loop größe auf 4 abrutscht die IPC von zen2 deutlich steiger (13%?). Das sollte wieder für 90% der Nutzer mehr bringen als weitere cores. Viele Cores höhren sich natürlich erstmal toll an, aber ein weitere Core Compex erhöht die Möglichkeit für ungewollte inter core complex comunication und dadurch kann der Leistungsgewinn sinken. Dazu kommt das viel Code, vor allem unter Windows, nicht sonderlich gut auf Zen optimiert ist und genau letzeres und ersteres passiert. Weshalb wiederum ein Controller-Chip für eine multiCCX verbund keine schlechte Idee ist.

Ich denke, es ist besser, wenn AMD seine desktop Entwicklung auf ein 4.5ghz 8-kerner für 350€ fokussiert, der konstant 3% langsamer ist als ein i9900anstelle auf einen 12 Kerner für 450 Euro, der nur in ganz speziellen multi-threat Anwendungen wie Cinebench schneller ist.

 

[HITCHER_I]

Sehr interessante Konstruktion, dadurch werden die einzelnen CCX Chips mit 8 Kernen nochmals kleiner als durch den Shrink von 14 auf 7nm, denn der Northbridge-Teil und Infinity-Fabrik inkl. Speichercontroller wird auf den Northbridge-Controller Chip ausgelagert, der aber auch langsamer getaktet sein wird, und somit sollte der Prozessor eine neue Effizienz-Bestmarke im Serverbereich aufstellen können. Und da die einzelnen Chips alle vor dem Zusammenbau getestet werden, gibt es auch viel weniger Ausschuss, als bei größeren Monolithischen Prozessoren wie zB. von Intel, dh. sicher konkurrenzlos günstig herstellbar.

 

[Krautmaster]

das ist wirklich interessant da man bisher ja von einem CCX Ausbau oder mehreren CCX ausging.

Aber es macht durchaus Sinn was AMD da anstellt. Man baut das Tiering quasi aus, noch mehr Ebenen ein um eben dann ziemlich schlanke CCX Dies zu verbinden.

Auch braucht dann nicht mehr jede Die sein eigenes IO ink SATA und PCIe und allem Kram, das dürfte dann dieser System Controller handhaben.

Bin mal gespannt ob AMD das auch ohne viel Intelligenz auf Seite OS das konsistent hin bekommt ink Latency zum Ram und Core 2 Core.

 

[Ozmog]

hat man jedoch 8 Dies a 2 CCX a 4 Kerne , käme dabei dasselbe raus wie beim 2990 WX , ein CCX müsste über den anderen kommunizieren

Dafür ja die "Idee" des Controller-Chips, der dann die Verwaltung des Arbeitsspeichers übernehmen könnte. Aber richtig, warten wir es ab, am Ende kommt es doch anders als vermutet.

Ergänzung (30. Oktober 2018)

Aber es macht durchaus Sinn was AMD da anstellt. Man baut das Tiering quasi aus, noch mehr Ebenen ein um eben dann ziemlich schlanke CCX Dies zu verbinden.

Auch braucht dann nicht mehr jede Die sein eigenes IO ink SATA und PCIe und allem Kram, das dürfte dann dieser System Controller handhaben.

Das wäre in der Tat ein sehr Interessantes Konzept, die Auslagerung auf ein Controller, der dann auch noch in 14/12nm hergestellt werden könnte, kann die Yield dabei noch erhöhen.

 

[Krautmaster]

so groß wie der System Controller ist könnte der durchaus auch recht massiv Cache dabei haben um die Latenz abzufedern.

 

[MK one]

welcher dann in 7 nm keinen Platz kostet ... sondern günstiger in 12/14/16 nm gefertigt werden könnte , der 64 Kerner soll ja 256 MB Cache haben , das Schaltbild zeigt jedoch je 32 MB Cache pro die unter 7 nm an ....

vielleicht ein Level 4 Cache auf dem System Controller ?

 

[scooter010]

Bin ich der Einzige, den das an eine klassische Northbridge erinnert, nur, dass diese nun im CPU Package ist?