Obwohl jeder durchschnittlich begabte Schuljunge inzwischen erahnen kann wo das Problem bei TLC liegt gibt genügend englischsprachige Fachdokumentatationen die Du durcharbeiten kannst
http://www.exp-math.uni-essen.de/~immink/pdf/flash.pdf
Auf S. 3 sind die Problemzonen rot dargestellt
"These smaller intervals increase the potential for error when cells deviate from the ideal voltage levels, regardless of the source of these deviations. This notion is depicted in Fig. 2. Here, we see the istributions for an MLC cell and for a TLC cell. The TLC cell distributions must occupy a smaller interval in the voltage range, and have a higher overlap, resulting in a larger potential for error."
Verify level control criteria for multi-level cell flash memories and their application
http://asp.eurasipjournals.com/content/pdf/1687-6180-2012-196.pdf
Randy89 schrieb:
Schöne Erklärung, gibt es auch Quellen dazu?
https://en.wikipedia.org/wiki/Philosophic_burden_of_proof
Übersetzt etwa: Beim Debattieren liegt die Beweislast bei dem, welcher die Behauptung aufgestellt hat.
Außerdem ist das entweder ein Versuch, ein
Stohmann-Argument hervorzuzaubern und mir zu unterstellen, meine Position wäre dagegen, um mir dann die Beweislast zuzuschieben oder ein
argumentum ad ignorantiam, bei dem unter anderem versucht wird, eine These für richtig zu erklären, nur weil es bisher keiner hier wiederlegt hat.
Modulation Coding for Flash Memories
http://arxiv.org/ftp/arxiv/papers/1304/1304.4811.pdf
Auf S. 2 oben sind die Auswirkungen des Übersprechens zwischen NAND-Bereichen dargestellt. Bei TLC ist das höher.
Error Analysis and Retention-Aware Error Management
http://users.ece.cmu.edu/~omutlu/pub/flash-error-analysis-and-management_itj13.pdf
Figure 1 ist mal ne hübsch anschauliche symbolische Darstellung der Verteilungswahrscheinlichkeiten der Bitmuster und Ladungsmengen bei MLC 2-Bit.
In Figure 8 b sind die Ladungsverschiebungen durch Datenalterung dargestellt und bei c die theoretische Korrektur durch In-
Place Reprogramming. Figure 9 zeigt das Übersprechen.
Das ist das Allerschönste direkt von Samsung
Samsung V-NAND technology
http://www.samsung.com/us/business/oem-solutions/pdfs/V-NAND_technology_WP.pdf
Figure 6. Cell characteristics of the V-NAND versus planar NAND memor
Bit Flip After 35K P/E Cycles
Figure 10. The endurance characteristics of V-NAND compared with 21nm planar NAND at
six blocks per die
Bei 19nm planar TLC würde es noch viel schlimmer aussehen.
Hier sieht es dann jeder Blinde mit dem Krückstock
Industry Innovation with Samsung's Next Generation V-NAND Aug. 2014
http://www.flashmemorysummit.com/English/Collaterals/Proceedings/2014/20140805_Keynote2_Samsung.pdf
Seite 46 V-NAND Reliability
Interessant ist die blass graue Darstellung von TLC-NAND Planar 3bit. Dort sind die Bitmuster für 111 und 110 links sehr weit überlappt und fast gänzlich nur noch mit Hilfe von Prüfbits zu identifizieren. Für jemanden mit etwas technisch-mathematischem Sachverstand sieht das recht interessant aus um nicht zu sagen erschreckend. Das ist Samsungs offizielle Darstellung zum Materialproblem von planarem TLC-NAND vom August 2014 bevor der erste User sich mit dem TLC-Alterung-Problem gemeldet hat. Was git es da noch zu diskutieren was wollt Ihr denn noch? Mit etwas Interesse kann das jeder selbst finden. Nachdem ich durch Werbung in Foren ziemlich gelinkt worden bin habe ich mich etwas intensiver mit dem Thema SSD befasst.
jodd schrieb:
@ Harri Bohn
Auch das sind alles wieder nur Mutmaßungen ohne jeden objektiven Beweis und genau die braucht keiner. Der einzige der (hoffentlich) weiß worum es bei den Fehler geht ist Samsung und die halten sich leider sehr bedeckt. Nächste Woche werden wir sehen ob Samsung das Problem gelöst hat und die Zukunft wird zeigen ob es diesmal auch dauerhaft ist.
Das Thema planar TLC 19nm wurde im August 2014 durch Samsung selbst hinreichend geklärt.