Smartcom5
Lt. Commander
- Registriert
- Dez. 2007
- Beiträge
- 1.704
Es hat sich in der Zwischenzeit bei der Chip-Entwicklung enorm viel getan und es wurden für viele Ansätze, die Intel noch immer in der Core-µArch nutzt, bereits in etlichen Bereichen bessere und effizientere Alternativen und Herangehensweisen gefunden, welche man einsetzen kann. Und die sind auch bekannt dafür, Effizienz- und Leistungssteigerungen zu ermöglichen, zum Teil signifikant.ZeroZerp schrieb:Ich würde es mir wünschen, bin aber extrem skeptisch, wenn hier davon ausgegangen wird, dass Ryzen durch "magische" Veränderungen plötzlich pro weitere Iteration nun 15% IPC Steigerung rausholt. Wo soll die denn herkommen?
Meine Einschätzung ist, dass wir noch Steigerungen sehen werden. Vielleicht so im Schnitt 5-7% wenn es gut läuft (so wie es bei den Intel Iterationen auch war).
Man darf nicht vergessen, wie alt die Core-Architektur im Kern (Wortspiel nicht beabsichtigt) wirklich schon ist!
Da werden Algorithmen und Logiken mitgeschleppt, die zum Teil weit über zehn Jahre und älter sind.
Bestes Beispiel ist Hyperthreading, was seit Urzeiten durch seine grandiose (Energie-) Ineffizienz und Bandbreiten-Verschwendung auf Cache-Ebene (→ Cache-thrashing) Schlagzeilen machte (neuerlich wieder mal durch seine fatalen Fehler und kritische Unsicherheit) und oft genug gar nachteilig wirkt.
Forscher haben schon vor Jahren (um '05-'06) aufgezeigt, wie es besser geht und wie man die Leistung steigern kann – trotz alledem ist die HT-Implementierung seitens Intel seit dem Pentium 4 faktisch nicht verändert worden. Dabei hat Intel selbst '09 festgestellt, daß der Einsatz von HT prinzipbedingt zu erheblichen Latenzen auf Prozessor-Ebene führt. Ebenso hat Intel seinerzeit für die Silvermont-Architektur (Atom, Celeron, Pentium) Hyper-Threading fallen gelassen, als sie sahen, daß ohne HT die Kerne erheblich energieeffizienter waren und eine höhere Leistung erzielten – als weniger Kerne mit HT.
Wenn hier Einige einmal hinter die Kulissen schauen und sehen würden, wie stümperhaft, dilettantisch und zum Teil hoch-kritisch Teile der Core-Architektur wirklich arbeiteten, dann würde der Großteil aber ganz schnell verstummen, das kannst mal glauben.
Übrigens hat man schon damals™ '05 am Pentium IV Side-channel-Attacken demonstriert, wobei man durch Muster von Speicherzugriffen anderer Threads auf den selben Kern und Cache Zugriffe demonstrierte und freilich Daten auslesen konnte. Klingelt da vielleicht was?! Fängt mit M an und hört mit Meltdown auf …
Es gibt jedenfalls viele Baustellen in der Core-µArch, da ist ihre Umsetzung vom SMT in Form von Hyper-Threading nur das kleinste Problem. Da geht es vor allen Dingen um Sicherheit und Datenintegrität. Trotz allem, sie haben praktisch niemals irgendwelche architektonischen Verbesserungsvorschläge und Empfehlungen von (Sicherheits-) Forschern ernst genommen geschweige denn umgesetzt und halten sich noch immer für die absolute Koryphäe der Chip-Entwicklung.
Gerade im Bereich Cache-Design hat man mittlerweile große Fortschritte gemacht.
Ein anderes Thema is KI- oder zumindest adaptive und intelligente Algorithmen bei der Datenverarbeitung, insbesondere auf Cache-Ebene. Solche Ansätze hat AMD beispielsweise schon mit Ryzen und ihrem SenseMI umgesetzt.
Das soll gar nicht die Errungenschaften Intel'scher Ingenieure schmälern, sondern nur zeigen, daß Intel bei weitem nicht der Nabel der Welt ist, wenn es um Chip-Design geht – auch wenn sie sich selbst noch immer dafür halten mögen. Da haben ihnen Andere schon längst den Rang abgelaufen was Architektur-Design anbelangt. Nicht nur Arm ist eine mittlerweile für Intel bedrohliche Größe geworden, auch IBM ist noch immer wieder gut, State-of-the-Art-Implementierungen von hypothetischen Design-Verbesserungen umsetzen zu können.
Ich erwarte auch, daß Russland da zukünftig größere Fortschritte macht. … und das man sich vor China in Acht nehmen muß – die ja kürzlich ebenso Zugriff auf die x86-Architektur erhalten haben – dürfte klar sein. Es gibt noch immer Nichts, was ein paar mehr asiatische Hände nicht besser, schneller und günstiger hinbekommen könnten. Da darf man sich in Zukunft getrost auf die ein oder andere Überraschung gefaßt machen, die aus Fernost zu uns herüberkommen mag. Gegen solch eine Brain-Power ist bei uns in der westlichen Hemisphäre gar kein Kraut gewachsen …
Edit: Man darf auch eines nicht vergessen …
Die (mehr oder minder illegalen) Änderungen, die Intel seinerzeit am Cache-System vorgenommen hat – und die in erster Linie für die sagenhaften Geschwindigkeitssteigerungen der Core-Architektur damals verantwortlich waren – nämlich das Entfernen der physikalischen Grenze zwischen verschiedenen Cache-Bereichen;
Diese Änderungen haben in erster Instanz dafür gesorgt, daß die Core-Architektur überhaupt so schnell wurde. Und genau diese Änderungen an der Out-of-Order-Implementierungen sind dafür verantwortlich, daß Meltdown & Spectre überhaupt erst möglich waren. Nicht nur hat man daß schon sehr früh gewußt bei Intel (siehe oben), sondern auch externe Forscher waren sich darüber im Klaren.
Und eben diese Änderungen müssen sie in ihrer neuen µArch wieder rückgängig machen – was zu einem radikalen Geschwindigkeitsverlust führen wird, der ja auch erst einmal wieder aufgeholt werden muß …
Ihr kapiert das echt nicht, oder?!Taxxor schrieb:40% waren angesetzt, 52% sind es geworden, ich sehe keinen Grund, jetzt plötzlich wieder dazu überzugehen, irgendwelche Ziele zu setzen, die nur unter bestmöglichen Bedingungen überhaupt zu erreichen wären.
Smartcom5 schrieb:… ich versteh‘ ja echt nicht, weswegen hier Jeder diese obligatorischen +52% ΔIPC wiederholt, es wird dadurch nicht wahrer.
Hat denn Keiner hier mal das Kleingedruckte gelesen?
Es sind nicht +52% sondern +64% ΔIPC zu Escavator!
Die +52 beziehen sich lediglich auf Piledriver.
In diesem Sinne
Smartcom
Zuletzt bearbeitet: