News Ryzen 9 9950X3D & 9900X3D: Asus ROG China deutet Start der Dual-Chiplet-CPUs zur CES an

[MaverickM]

@KurzGedacht
Daraus lassen sich m.M.n. schwerlich Rückschlüsse ziehen, wie sich zwei vollwertige 3D V-Cache CCDs verhalten würden. Inklusive potentieller Verbesserung bei der Kommunikation beider.

Ich denke durchaus, dass wir solche CPUs früher oder später sehen werden. Fraglich ist nur, wann es soweit sein wird.

 

[Armadill0]

Ich könnte mir ja vorstellen, dass AMD die Threadripper 9000 mir mehreren 3D Cache CCDs bringt.
Hitzeentwicklung ist jetzt kein Problem mehr.
Da ist der Preis nicht wichtig.
Der 16-Kerner würde ein besseres Standing haben.
Und Leute die das kaufen, können das im Anwendungsbereich vermutlich auch sinnvoller auslasten als Spiele.

 

[RKCPU]

Ich kann AMD da schon verstehen, auch wenn ich selber gerne so eine CPU hätte.

Das würde nur schlechte Presse bringen ala "Dual X3D kostet viel aber bringt keine Vorteile".

Negative Schlagzeilen wäre wirklich mieses Ziel. Benchmark-Spitzenreiter, die AMD-Käufer sind da nüchterne Käufer.
Auch bleiben so die Dual-Chiplet noch ähnlich zu none X3D und machen sie eigentlich mittelfristig überflüssig.
Da auch der 9600X3D wohl gut für Gamer ist, wird es der 9900X3D auch so werden.

 

[KurzGedacht]

Daraus lassen sich m.M.n. schwerlich Rückschlüsse ziehen, wie sich zwei vollwertige 3D V-Cache CCDs verhalten würden. Inklusive potentieller Verbesserung bei der Kommunikation beider.

Wieso nicht?
Das Problem ist ja nun mal identisch. CPU in CCD1 will Daten im Cache von CCD2 oder umgekehrt. Die inter CCD Latenzen von Zen5 kennen wir ja nun bereits und die ändern sich auch nicht nur weil AMD mehr Cache an nen CCD klebt.

 

[MaverickM]

@KurzGedacht
Das zwei 3D V-Cache CCDs auf Zen 5 erscheinen werden, ist denke ich mittlerweile eher vom Tisch. Das heißt aber nicht, dass es in Zukunft keine geben wird, inklusive eben Verbesserungen beim Interconnect.

 

[KurzGedacht]

inklusive eben Verbesserungen beim Interconnect.

Da gibt es wie gesagt Grenzen des technisch überhaupt machbaren. Der Cache der weiter weg ist, ist zwangsläufig immer langsamer. Das Problem lässt sich mit dem Chiplet Design und >1 CCD eigentlich nicht vollständig lösen. Muss AMD aber auch überhaupt nicht. Wir werden irgendwann mehr Kerne pro CCD sehen und je mehr Kerne wir pro CCD haben, desto unwahrscheinlicher ist es überhaupt ein Spiel zu finden, das wenigstens theoretisch von der Nutzung eines zweiten CCDs Profitieren könnte.

Die einzig eventuell machbare Lösung für eine einheitliche Cache Struktur, wäre ein geteilter L4 Cache am IO Die statt des gestapelten extra L3 Caches auf den CCDs. Nur hat das für die meisten Spiele eben nur Nachteile.

Ergänzung (1. Dezember 2024)

Die CCDs direkt zusammen zu packen, wie bei Arrow Lake steht ja auch noch aus.

Frag dich mal wieso Arrow Lake bei den spielen so bescheiden abschneidet.

 

[MaverickM]

Frag dich mal wieso Arrow Lake bei den spielen so bescheiden abschneidet.

Bezweifle, dass es am Zusammen pappen der Chiplets liegt.

 

[KurzGedacht]

@MaverickM Was genau meinst du eigentlich mit Zusammenpappen? Intel zeigt sehr schön, wenn auch aus völlig anderer richtung als amd, wie sehr der aufbau der Socs und daraus resultierende latenzen Performance beeinflussen.

Amd nutzt mehrere gleiche CCDs, weil sie somit auf einer basis skalierbar fast den ganzen markt abdecken (die apus mal außen vor). Das ist einer anderer ansatz als bei intel im moment aber nicht notwendigerweise falsch.

Also was genau pappt Intel zusammen und amd nicht und warum glaubst du steht an für amd?

 

[RealGsus]

Mich interessieren ja die Boards mit den rückseitigen Anschlüssen viel mehr. Davon gibt es aktuell für AM5 genau 2 Stück. Hier wäre etwas mehr Auswahl schön.

 

[Excrucio]

Jetzt wollte ich gerade einen Thread starten und fragen ob Back Connect tot sei.
Hatte Asus nicht noch vor kurzem gesagt keine BTF Boards zu planen?

Schade das es zum Start von X870(e) kein Back Connect Board gab,
kein Project Zero von Msi und kein Gigabyte Project Stealth!