News AMD Raven Ridge: 7-nm-Refresh der APU in diesem Jahr möglich

[Taxxor]

Wenn AMD die Kern Anzahl im CCX erhöhen möchte, sehe ich da keine Probleme, ob es 2019-2020 schon sinvoll ist 12-16 Kerner in den Mainstream zu drücken, bezweifel ich!

Müssen sie ja auch nicht, wenn sie bei einem einzigen Design bleiben wollen und gleichzeitig nur 8 Kerne im Mainstream, dann können sie auch ein 8C CCX machen und im Mainstream entweder nur ein einziges CCX nutzen oder eben auf jedem CCX 4 Kerne deaktivieren.

 

[Hill Ridge]

Dann beantworte mir mal die Frage warum Intel einen 8 Kerner mit Ringbus herausbringt

Mir ist eigentlich egal was Intel macht!

darüber hinaus hatte AMD mit Phenom X6 eine CPU, wo 6 Kerne wunderbar miteinander kommunizieren konnten!

Die Crossbar wurde dadurch deutlich komplexer.

Nochmal, 12-16 Kerne sind auch mit dem 4C-CCX möglich...

 

[DonL_]

Du warst gar nicht gemeint mit meinem Post!

 

[MK one]

Stichwort PS 5 , soweit bekannt wird diese 8 Zen 2 Kerne erhalten , kombiniert mit einer Navi GPU , werden das 2 CCX ? Möglich , aber unerwünscht da 2 CCX ggf. zu einer geringen Latenz führen ...
Man kann viel herumrätseln , genauer werden wir es wissen wenn der EPYC Rome raus ist der min. 48 vermutlich jedoch eher 64 Kerne haben wird .

 

[Taxxor]

Nochmal, 12-16 Kerne sind auch mit dem 4C-CCX möglich...

Bestreitet ja auch keiner, dass das möglich ist.
Trotzdem wäre es mit einem 8C-CCX schneller.

 

[anexX]

jedoch eher 64 Kerne haben wird .

Dann könnte man ja endlich den Commodore 64 neu auflegen

 

[DonL_]

Müssen sie ja auch nicht, wenn sie bei einem einzigen Design bleiben wollen und gleichzeitig nur 8 Kerne im MNainstream, dann können sie auch ein 8C CCX machen und im Mainstream entweder nur ein einziges CCX nutzen oder eben auf jedem CCX 4 Kerne deaktivieren.

Das wären aber wohl 3 Masken:

1. CCX plus Apu
2. Nur 1 CCX mit 8 Kernen
2. Wie gehabt 2 x CCX (2x 8 Kerne, statt 2 x 4)

Die Sache mit den "immer" 8 deaktivierten Kernen halte ich für suboptimal, sowohl wirtschaftlich als auch von der Latenz.

 

[Taxxor]

Die Sache mit den "immer" 4 deaktivierten Kernen halte ich suboptimal, sowohl wirtschaftlich als auch von der Latenz.

Naja dadurch spart man sich eben ne weitere Maske, ich kann nicht wirklich beurteilen, ob das wirtschaftlich besser oder schlechter ist.

 

[Cyberfries]

Es gibt aber nur 3 GMI Punkte pro Zeppelin, müsste man also auch noch erweitern

Wozu denn? Ich gehe immer noch von 4 Die für Epyc aus.

Das Autobahn Beispiel dazu wäre dann 2 Autobahnen mit je 4 Streifen, die über eine Aus/Auffahrt verbunden sind gegenüber einer Autobahn, die auf 8 Streifen verbreitert wurde.

Wenn wir bei dem Beispiel bleiben wollen,
dann hätte aber die 8-spurige Autobahn ein Tempolimit von 60km/h,
da sie so massiv aufgefächert ist um alle Verbindungen bieten zu können.

Die Scalable Data Fabric (SDF) ist ein Teil der Infinity Fabric..

Ich wollte darauf hinaus, dass die Verbindung zwischen den CCX schneller ist, als die Verbindung zwischen Die.

Dann beantworte mir mal die Frage warum Intel einen 8 Kerner mit Ringbus herausbringt, bei AMD funktioniert das im CCX ähnlich

Ringbus und CCX sind zwei grundverschiedene Aufbauten.

edit:

Das wären aber wohl 3 Masken:
1. CCX plus Apu
2. Nur 1 CCX mit 8 Kernen
2. Wie gehabt 2 x CCX (2x 8 Kerne, statt 2 x 4)

Ich denke eher, dass die 8 Kern-APU einen wesentlich wichtigeren Anteil am Markt bekommt,
und die reine CPU in den Hintergrund wandert.
Dann braucht es die reine 8-Kern CPU nicht

 

[Taxxor]

Wenn wir bei dem Beispiel bleiben wollen,
dann hätte aber die 8-spurige Autobahn ein Tempolimit von 60km/h,
da sie so massiv aufgefächert ist um alle Verbindungen bieten zu können.

So sehr kenne ich mich mit dem Thema nun auch nicht aus, aber warum genau sollten die einzelnen Verbindungen denn langsamer werden, nur weil es mehr sind?
Die eine IF Verbindung zwischen den 2 Dice des Threadripper 1XXX sind doch auch nicht langsamer als die sechs IF Verbindungen der 4 Dice des Threadripper 2XXX, oder etwa doch?

Es ist ja nicht so, als würden alle diese Verbindungen erst in einem zentralen Hub zusammenlaufen, der sie dann weiterleitet, dann wäre die Geschwindigkeit bei mehr Verbindungen natürlich reduziert, da der Hub irgendwann überlastet ist.

Sie sind aber ja ganz direkte Verbindungen, jede Verbindung zwischen zwei Kernen ist getrennt von den anderen, also sollte die Latenz doch unabhängig davon sein, ob es jetzt noch 27 weitere direkte Verbindungen oder nur 5 daneben gibt.

Deswegen ist das Autobahn Beispiel eigentlich sowieso so nicht anwendbar, da wir ja für jede Verbindung sowieso auf einer einzigen Spur bleiben.
Start der Autobahnspur 1 ist Kern 1 und Ende der Autobahnspur 1 ist Kern 2
Daneben läuft Autobahnspur 2 von Kern 1 zu Kern 3 und so weiter.
Die Geschwindigkeit auf Spur 1 ist doch nicht langsamer, wenn man daneben 7 statt 3 zusätzliche Spuren hat.

 

[DonL_]

Ringbus und CCX sind zwei grundverschiedene Aufbauten.

Nein!
Die Kerne Kommunikation im CCX, bis jetzt 4 Kerner und einem Intel 4 Kerner dürften sehr sehr ähnlich funktionieren, AMD hat mit dem Phenom X6 schon bewiesen, dass sie schnelle Kommunikationen zwischen nativen 6 Kernen beherrschen, also werden sie das auch mit 8 Kernen in einem CCX hinbekommen, da ein CCX nichts wesentlich anderes ist als eine native X Kern CPU!

 

[yummycandy]

Hmm, interessant. Welche AMD APUs meinen die da?

 

[Cyberfries]

aber warum genau sollten die einzelnen Verbindungen denn langsamer werden, nur weil es mehr sind?

Eine Verbindung braucht Platz, eine Verbindung braucht Energie und ich muss wissen, wo ich hin will.

Nein!
Die Kerne Kommunikation im CCX, bis jetzt 4 Kerner und einem Intel 4 Kerner dürften sehr sehr ähnlich funktionieren

Im CCX sind alle Kerne untereinander direkt verbunden.
Bei einem Ringbus nicht.

 

[DonL_]

Ich denke eher, dass die 8 Kern-APU einen wesentlich wichtigeren Anteil am Markt bekommt,
und die reine CPU in den Hintergrund wandert.
Dann braucht es die reine 8-Kern CPU nicht

Das halte ich persönlich für Blödsinn.
Der Notebookmassenmarkt ist noch auf Jahre mit 4c/8t völlig ausreichend "motorisiert" nur hier in Nerd Foren wollen die Leute mehr Kerne in ihrem Notebooks, die IGPU ist jetzt schon durch den Arbeitsspeicher limitiert, dort wird es ohne exkusive GPU Speicheranbindung (was sehr teuer ist) keine deutlichen Zuwächse geben!

Aber lassen wir uns überraschen!

 

[Hayda Ministral]

Was ist wenn jemand sich eine APU kauft um eine Grafikkarte später nachzurüsten, aber die Person möchte einen 6 oder 8 Kerner?

Ja, was mag wohl sein mit einem der sich nen 4-Kerner kauft und dann einen 6- oder 8-Kerner möchte?

Also für einen Intel-Fanboy mag das jetzt vollkommen überraschend kommen, aber selbst wenn seit dem Kauf schon mehr als 2,3765 Millisekunden verstrichen sind wird er bei AMD nicht gezwungen sein komplettes Motherboard gleich mit aus dem Fenster zu kippen weil Intel zwischendrin fünfmal den Dongle aka Sockel gewechselt hat, sondern er kann sich ganz bequem einfach die passende CPU kaufen und in sein bestehendes AM4-Mainboard einsetzen. Tolle Wurst.

 

[w0mbat]

Die "Effizienz" von der AMD da spricht ist leider sehr irreführend, ich habe es zuerst auch nicht bemerkt.

Zuerst werden mit Cinebench R15 nT und 3DMark 11 Tests durchgeführt, welche 50:50 gewichtet werden. Diese werden dann durch den "typischen Energieverbrauch" geteilt. Soweit so gut.

Nur wird der "typische Energieverbrauch" als ETEC aus dem Energy Star Program angegeben. Und dieser ETEC Verbrauch bezieht sich ausschließlich auf idle Verbrauchswerte.

D.h., AMD nimmt die Cinebench und 3DMark Werte der 35W 2800H CPU und vergleicht diese mit den Ergebnssen einer 15W RR CPU aus den letzten Jahr. Logisch, dass hier die neue 35W CPU viel schneller ist.

Dann nimmt AMD aber den idle Verbrauch der beiden als Vergleichswert um die "Effizienz" zu berechnen. Klar unterscheiden sich diese hier nicht groß. Und das verkauft AMD dann als großen Effizienzgewinn

Naja, nix mit 7nm, sonder einfach nur PowerPoint BS der feinsten Art.

Danke @iuno ausm 3DC, der das zuerst aufgedeckt hat. Hab ich anfangs echt nicht glauben wollen, so ein Blödsinn!

 

[Ozmog]

Bei 2 CCX pro Die hat man genau eine IF Verbindung, CCX1 zu CCX2
Bei 4CCX pro Die hat man
1-2
1-3
1-4
2-3
2-4
3-4

Diese Rechnung gilt nicht für den IF sondern für die Verbindung innerhalb eines CCX. Im CCX werden Direktverbindungen zwischen den Cores verwendet. Bei 4 Kernen sind 6 Verbindungen notwendig, bei 6 Kernen schon 15 und bei 8 Kernen 21 Verbindungen. Das macht die Anbindung der Kerne sehr schnell kompliziert, weshalb es ja auch "Alternative Verbindungsmöglichkeiten" gibt, bei Intel z.B. durch Ringbus und Mesh gelöst, um die steil anwachsende Anzahl an Direktverbindungen zu vereinfachen.
Anzahl an Verbindungen = (Kernzahl/2) * (Kernzahl-1)
Der IF ist keine Direktverbindung und verbindet auch noch mehr als nur die beiden CCX, Speicher-Controller und I/O wollen auch kommunizieren. Bei Vega wird ebenfalls IF verwendet...
IF ist eher als eine Art Bus zu sehen, weshalb er sehr gut Skalierbar ist

Effizienter ist es auf jeden Fall, die Kernzahl pro CCX zu erhöhen.

Nein. Dazu sind Direktverbindung schlecht skalierbar aber der IF dafür um so mehr.

Die Verbindungen innerhalb eines CCX laufen aber nicht über den IF und sind sehr viel schneller als die zwischen den einzelnen CCX

Das ist richtig, weil hier auf Direktverbindungen gesetzt wird, wie weiter oben beschrieben

deshalb ist es trotzdem besser, mehr Kerne pro CCX zu haben, als mehr CCX pro Die.

Für Latenzen mag es so sein, allerdings wird das Verbinden mit steigender Kernzahl überaus komplex. Daher hat man überhaupt das System über CCX so gewählt. Es ist ein guter Kompromiss, auch wenn der IF sicher noch besser sein kann, aber hier ist für die Zukunft bestimmt noch Optimierungspotential, es ist ja gerade erst neu. Bei Zen+ gab es schon winzige Verbesserungen, bei Zen 2 dürfte da mehr passieren.

Der IF besteht im Grunde aus zwei Teilen, den Scalable Control Fabric und den Scalable Data Fabric, daher auch kein wirkliches Bus-System, vom Prinzip aber grob nicht ganz unähnlich. Und mit Scalable ist halt das einfache Skalieren mit jeder weiteren Komponente gemeint.
Bin mir nicht zu 100% sicher, aber eigentlich sollte bei Raven Ridge die iGPU also die 11 CUs ebenso am IF hängen, wie der CCX und der Speichercontroller.

Die CCX eines Die kommunizieren auch nicht per IF, sondern SDF. IF nur bei mehreren Die untereinander.

Der SDF ist quasi Bestandteil des IF, zwischen den CCX wird dann nur noch der SCF mitverwendet. IF ist quasi nur die Marketing-Bezeichnung der Verbindungsarchitektur.
Außerhalb des Dice wird dann nur der SDF als IFOP (On-Package) und IFIS (Inter Socket) ausgeführt.

 

[Taxxor]

Eine Verbindung braucht Platz, eine Verbindung braucht Energie und ich muss wissen, wo ich hin will.

Platz und Energiebedarf werden in dem Fall doch durch die 7nm bereits gelöst.
Und das "wohin ich will" ist doch völlig egal, denn die Verbindungen sind sowieso immer nur je zwischen 2 Kernen.
Wenn ich von Kern 1 zu Kern 6 will, nehme ich diese direkte Verbindung, da interessieren mich die anderen Verbindungen nicht.

Nehmen wir doch mal den 1600X gegen den 1800X, drei Verbindungen innerhalb des CCX gegen sechs Verbindungen.
Nach deiner Logik müssten diese 6 Verbindungen des 1800X langsamer sein als die drei des 1600X

Sieht nicht so aus.

 

[Cyberfries]

Der Notebookmassenmarkt ist noch auf Jahre mit 4c/8t völlig ausreichend "motorisiert"

Der Heimrechnermarkt wäre auch lange Zeit mit 8c/16t mehr als ausreichend bedient.
Das scheint AMD aber nicht von mehr abzuhalten.

 

[Willi-Fi]

Wie kommst du denn bitte darauf?
Nicht jeder ist ein Gamer, für viele reicht so eine iGPU!

Der 2400g skaliert bis 3600Mhz auf 4/8. Jedes CPU OC ist quasi nutzlos. Aber die Grafikeinheit profitiert von jedem Mhz und Speichertakt. Denn letztlich limitiert sie immer. Mit 8 Kernen hat man nicht mehr FPS oder direkte Vorteile beim Spielen.