News AMD Raven Ridge: 7-nm-Refresh der APU in diesem Jahr möglich

[DonL_]

Da das hübsche Schema von AMD wohl zu unübersichtlich ist:

Anhang anzeigen 703153
So sieht es dann bei einem 4 CCX Prozessor aus. Damit kann jeder CCX über den IF mit jeden CCX kommunizieren, daher ja Bus-Ähnlich..
Habe zur Übersicht den SCF weggelassen, der läuft aber bei den CCX parallel zum SDF.
Außerhalb des Dice funktioniert es dann anders, weil die IF-"Controller" mehrfach in einem Netzwerk zusammenarbeiten, entweder über Direktverbindungen oder eben den Weg über andere Dice um ein bestimmtes nicht direkt angebundenes Die zu erreichen.

Warum machen sie das dann beim Epyc mit 4 Dies anders?

 

[Hill Ridge]

Was machen sie da anders?

 

[Taxxor]

Was machen sie da anders?

6 Direktverbindungen statt einfach die 4 Dice über 4 Verbindungen mit dem IF verbinden, wie es Ozmog bei den 4CCX aufgezeichnet hat.

Immer diese komischen Fragen, vor 2 Minuten hast du selbst noch geschrieben, dass die Verbindung zwischen Dice was anderes ist, und jetzt fragst du was da anders ist?

 

[Edelgamer]

MacBook, PS5, Xbox... hoffe aber die legen bei den Konsolen einen ordentliche CPU/GPU bei.

Gibt es bereits aber noch in 14nm. Nennt sich Subor Z+. Endlich eine potentere Ryzen Apu.

 

[DonL_]

Blödsinn, das ist wieder etwas anderes, da wurden mehrere Dice verbunden!

Das ist haargenau das gleiche in "Grün"!

 

[Willi-Fi]

Deshalb ging es ja darum, dass nicht jeder ein Gamer ist und daher durchaus Vorteile von 8 Kernen in Anwendungen hätte.

Und welche Anwendung braucht 8 Kerne und eine APU? Ich weiss das nicht.

 

[Ozmog]

@Taxxor
Auch nicht ganz richtig, zumindest, wenn ich an AS-Interface denke.
Aber stimmt, Switch passt da eher.

 

[Hill Ridge]

Das ist haargenau das gleiche in "Grün"!

Eben nicht...
Ca. das Selbe wäre es, wenn man bei Epyc eine I/O-Die hätte und jede die nur über die I/O-Die mit einer anderen CPU-Die kommunizieren könnte.
Das kommt aber vermutlich erst mit Epyc 2 (Rome).

Und welche Anwendung braucht 8 Kerne und eine APU?

2 CCX an die IF anbinden?

 

[Taxxor]

Und welche Anwendung braucht 8 Kerne und eine APU? Ich weiss das nicht.

Die iGPU der APU braucht es doch dann nur zur Bildausgabe.
So kann man einen 8 Kern Ryzen CPU + dedizierte GPU gegen eine 8 Kern Ryzen APU tauschen.
Eben perfekt für Officerechner, die eben entweder Anwendungen laufen haben die von vielen Kernen profitieren, oder ganz einfach viele Sachen gleichzeitig laufen haben.

 

[Ozmog]

Das ist haargenau das gleiche in "Grün"!

Nein, ist es nicht, der IF-"Switch" ist ja außerhalb des Dice nicht vorhanden, daher müssen sie als Netz zusammen arbeiten.

 

[DonL_]

Eben nicht...

Eben doch, abgesehen vom Speicherkontroller und dem Level 3 Cache, ist ein CCX, eine native CPU, die verhält sich nicht anders als 2 x CCX auf einem Die!

 

[Taxxor]

Ca. das Selbe wäre es, wenn man bei Epyc eine I/O-Die hätte und jede die nur über die I/O-Die mit einer anderen CPU-Die kommunizieren könnte.
Das kommt aber vermutlich erst mit Epyc 2 (Rome).

Wieso sollte es? Angenommen man hat dann eben wirklich 4CCX pro Die, dann hat man auf dem Chip immer noch 4 Dice. Warum sollte man die 6 Direktverbindungen aufgeben zugunsten einer langsameren Kommunikation über einen zentralen "Switch"?

 

[Hill Ridge]

Was du schreibst ergibt zum Großteil einfach keinen Sinn!

Aber egal, du weist es wohl besser als AMD, wahrscheinlich kennt AMD dein Aufbau der eigenen CPUs nicht^^^

 

[rg88]

Und welche Anwendung braucht 8 Kerne und eine APU? Ich weiss das nicht.

Jeder Rechner der kein Spielzeug ist aber im normalen Preisbereich und in einem normalen Umfeld betrieben wird

 

[DonL_]

Nein, ist es nicht, der IF-"Switch" ist ja außerhalb des Dice nicht vorhanden, daher müssen sie als Netz zusammen arbeiten.

Das tun sie doch auch mit 6 InF Direkverbindungen im Die, mir leuchtet diese Erklärung nicht ein.

 

[Taxxor]

Aber egal, du weist es wohl besser als AMD, wahrscheinlich kennt AMD dein Aufbau der eigenen CPUs nicht^^^

@Hill Ridge Markierungen wären gut, um zu sehen, wen von uns du gerade meinst.

Bei Epyc sind die 4 Dice über 6 Verbindungen miteinander verknüpft, jeder Die kann also direkt auf einen anderen zugreifen ohne Zwischenstelle.
Wenn das jetzt über einen separaten I/O Die laufen würde, dann hätten wir doch genau das gleiche Spiel wie bei 4CCX Kommunikation gegenüber Komunikation innerhalb eines CCX.
4 Verbindungen zu einen zentralen I/O Die wären dann langsamer als die 6 Direktverbindungen, die Epyc momentan hat.

Ergänzung (22. August 2018)

Das tun sie doch auch mit 6 InF Direkverbindungen im Die, mir leuchtet diese Erklärung nicht ein.

Ich verstehe schon, was er meint.

Der IF ist vereinfacht quasi ein eigenes Bauteil, welches auf jedem Die vorhanden ist. Darüber kommunizieren die einzelnen CCX, er fungiert also als Switch.

Auf einem kompletten Chip sitzen aber 4 einzelne Dice, jeder von ihnen hat sein eigenes IF Bauteil drin, womit die CCX kommunizieren.
Aber für die Kommunikation zwischen den Dice müsste auf dem Chip ebenfalls solch ein IF Bauteil sitzen, tut es aber nicht, deswegen müssen hier Direktverbindungen genutzt werden.

So in etwa richtig, @Ozmog ?

 

[DonL_]

Gut, jetzt verstehe ich das auch, das wäre trotzdem wie du es beschreibst von der Latenzgeschwindigkeit eine Vollkatastrophe, wenn 4 CCX an einem "InF-Bauteil" auf dem Die hängen würden!
Die gegenseitigen Cache Abfragen durch das Thread verschieben des Scheduler wäre der Horror ohne eine direkte Verbindung der CCX. Das "InF Bauteil" müßte ja gleichzeitig 4 CCX und deren Abfragen untereinander verwalten, einschließlich Priorisierung. Im Moment sind es nur 2!

 

[Ozmog]

So in etwa richtig, @Ozmog ?

Ja, genau!

 

[Gaugaumera]

Ein 6 Kern CCX halte ich für möglich denn es werden "nur" 14 Verbindungen dafür benötigt. Ein 8 Kern CCX wird wohl doch zu groß und Komplex werden, aber Amd wird es uns ja bald zeigen was es wird.
Mehr CCX haben halt auch große Latenznachteile, was innerhalb eines CCX nicht so ist.

 

[YforU]

Zum einen das und zum anderen steigt der "gemeinsame" L3 Cache mit mehr Kernen pro CCX an. Bei 4x4 sind 8+8+8+8. Bei 2x8 sind es 16+16.

Meine Vermutung ist aber auch das AMD hier in Zukunft (7nm+) erstmal von 4 auf 6C pro CPU Cluster gehen wird.