Piktogramm schrieb:
[1] Hat damit sehr viel zu tun. FanOut ist "nur" das auffächern von dichten Kontakten. Ob das auf klassischen PCBs geschieht oder irgendwelchen Die-Carriern ist egal.
Der Name von Fanout Wafer Level Packaging wie oder kurz Fanout wird von dieser Funktion abgeleitet.
Aber darum geht es im Advanced Packaging nicht. Beim Advanced Packaging geht es darum mehrere Dies in einem Package so zu verschalten dass sie quasi wie ein Chip sind. Die Technologie, die für das Fanout Wafer Level Packaging entwickelt wurde, wurde aufgenommen und weiterentwickelt. Das weiterentwickeln ist erforderlich da beim Advanced Packaging deutlich größere Packages erforderlich sind. Und deshalb wird aus Wafer Level Packaging bald Panel Level Packaging.
Piktogramm schrieb:
Das FanOut betrieben wird ist bei fast jedem komplexeren Chip der Fall.
Stimmt. Aber niemand würde ein klassisches organisches Substrat, auf das ein Die per Flip Chip platziert wird, als Fanout bezeichnen. Es geht nicht um die Funktion "fan out" sondern, um das Konzept und die Technologie mit der ursprünglich das Fanout WLP umgesetzt wurde.
Eines der AMD Patente zu dem Thema:
https://patents.google.com/patent/US10903168B2/en?oq=US+10,903,168+B2
https://semiengineering.com/fan-out-packaging-options-grow/
https://semiengineering.com/advanced-packagings-next-wave/
Piktogramm schrieb:
Solang es nicht gerade ein nackiges Die mit BGA-Pins ist.
AFAIU sind Dies die direkt auf die Leiterbahn gesetzt werden die Ausnahme.
Piktogramm schrieb:
Es gibt dabei immer wieder Fortschritte in der möglichen Dichte an Kontakten und Leiterbahnen, aber wirklich Neu ist da nichts.
Die sehr dünnen Folien ermöglichen extrem flache Packages. Das war für Mobilphones wichtig.
Der Pitch der Microbumps liegt bei ca. 40 µm und die Leiterbahnen haben eine minimale Linenenbreite und Linienabstand (L/S) von 2 µm.
Zen 2 hatte beim IOD einen 150 µm Bump Pitch und beim CCD einen 130 µm Bump Pitch
AMD hat im Deep Dive zu Navi 31 folgende Folien gezeigt:
Jetzt würde mich interessieren was die Infinity Links bei Navi 31 eigentlich sind. Bei 9,2 Gbps sind sie etwas anderes als Sea of Wires.
Bitte beachten: Der gelbe Kasten "High Perf Fanout" ist falsch positioniert.
Er müsste weiter rechts über dem kleinen Bild sein. Das wenn ich es richtig sehe dasselbe wie auf der ersten Folie ist
Die beiden Bilder auf der unteren Folie zeigen, dass Fanout nicht nur ein "bisschen" kleiner und kompakter ist. Es ist eine ganz andere Kategorie als ein organic substrate. Noch kompakter geht nur mit Silizium Interposer oder Silizium Brücken.
Piktogramm schrieb:
Zudem Apple und hier AMD ihre Dies nachwievor auf Sushipapier[6] kleben.
[6]Übertrieben, das sind auch Folien aus der Chemieküche, der Hersteller dieser Folien hat nur mit besagtem Papier angefangen.
Ich weiß nicht sicher ob ABF bei Fanout verwendet wird, einige Artikel haben ausdrücklich ABF erwähnt andere nicht.
Piktogramm schrieb:
Welcher BUS soll das denn sein?
Der doppelte Ringbus vom CCX bzw. der Ringbus im IOD.
Der doppelte Ringbus im CCX hat 32 Byte in jede Richtung. Ich bin nicht sicher auf was die 2000 Leitungen beziehen. Aber 32 Bytes bzw. 256 bit per Clock übertragt man nicht mit 16 Lanes.
Doppelter Ringbus beim Zen 3 CCX
Tom Burd: Zen 3__ AMD 2nd Generation 7nm x86-64 Microprocessor Core auf ISSCC 2022
Ringbus im Zen 2 sIOD und Vergleich der Packages von EPYC und Ryzen
Zu den SERDES für die IFOP
The multi-chiplet design of the first-generation AMD EPYC™ processor introduces additional interconnect latency when chiplets need to communicate across the Infinity Fabric™ on-package (IFOP) interconnect, which are implemented as point-to-point links directly on the organic package substrate [6]. The IFOP links utilize custom high-speed SerDes circuits. Compared to SerDes for off-package I/O like PCIe gen3, which consumes approximately 11pJ per bit, the IFOP SerDes have been carefully optimized for shorter package substrate route lengths and achieves a power efficiency of ~2pJ per bit. Transmitting data over the IFOP links still represents a power overhead compared to a monolithic chip, where on-chip interconnect power is typically much less than 1pJ per bit, with the exact power cost depending on the route length and other factors.
Bilder und Text:
Pioneering Chiplet Technology and Design for the AMD EPYC™ and Ryzen™ Processor Families
Samuel Naffziger, Noah Beck, Thomas Burd, Kevin Lepak, Gabriel H. Loh,
Mahesh Subramony, Sean White
Advanced Micro Devices, Inc.
978-1-6654-3333-4/21/$31.00 ©2021 IEEE DOI 10.1109/ISCA52012.2021.00014
Das heißt wenn IFOP erwähnt werden sind SERDES im spiel. Die 2 pJ/bit werden allgemein für Packages mit organic substrates genannt. Für Fanout werden im allgemeinen 0,4 bis 0,5 pJ/bit genannt.
Das entscheidende für Strix Halo ist dass die Verbindungen problemlos ausgeschaltet werden können wenn sich nicht gebraucht werden. Die ist bei den SERDES der Ryzen nicht möglich.
Piktogramm schrieb:
AMD hat ja überall InfinityFabric verwendet und dessen grundlegende Struktur sieht eine Breite von 32B (bzw. 16B) je Verbindung vor. Chips and Cheese hatte ja bei den APUs mit kleiner iGPU auch mal herausgearbeitet, dass diese mit 3..4 32B IF Ports versehen sind (müsste suchen).
Es war der Artikel zum Hot Chips Vortrag zu Phoenix. Es sind 4 ports mit jeweils 32B/cycle
Vortag zu Phoenix auf der Hot Chips 35;
Mahesh Subramony, David Kramer
Ich denke George Cozma und Mahesh Subramonoy kennen sich von diesem Vortrag, die beiden von Chips and Cheese waren die letzten Fragensteller, so wie ich es verstehe haben die vier sich anschließend unterhalten.
Wie das Infinity Fabric aussieht, erklärt AMD nicht näher. Wenn die Ports 32 Bytes breit sind IMO muss da drin etwas mindestens ebenso breites sein. Ringbus mit 32 Bytes oder doppelter Ringbus mit 2 x 32 Bytes?
Mein Verständnis ist, wenn AMD von IFOP redet, meint AMD, dass der interne 256 bit breite Bus auf ein PCIe Bus mit 16 Lanes konvertiert wird. Auf diese Weise konnte AMD existierende PCIe IP verwenden und musste nur anderes Protocol darüber legen.
Piktogramm schrieb:
Imho, wenn AMD viel Schwein hat kommen die Verbindungen ohne die Verstärkerschaltungen aus, die bei AM5 gebraucht werden um Signale über 1..2cm Leiterbahnen zu treiben, zu empfangen.
Genau das ist AFAIU mit Sea of Wires gemeint, die internen Signale von CCX zum IOD und umgekehrt werden direkt durch das Fanout durchgeschleift, mit der vollen Breite von 32 Bytes. Daher kommt auch die Einsparung bei der Latenz. Leider wurde es nicht gesagt wieviel eingespart wird.
Die interessante Frage ist nun Zen 6, der ja lt. Gerüchten ebenfalls auf Advanced Packaging wechseln soll. Bei Ryzen würde das Sea of Wires 1:1 funktionieren, was ist bei EPYC? Ist dann noch eine 2 Reihe möglich? Oder ist das der Grund warum die CCDs mehr Kerne bekommen?
Piktogramm schrieb:
Das wäre schon eine riesen Einsparung beim Energiebedarf. Geringerer Energiebedarf, hohe Packungsdichte erlauben dann zwei Links je CCD anzubinden. Dabei können die Links etwas langsamer takten, da die Bandbreite zu den CCDs eh nicht so gewaltig sein muss.
Das war vor dem Interview auch meine Erwartung. Aber so wie ich es verstehe gibt es keine IFOPs mehr sondern der interne 32 Byte breite Port wird durch das Fanout geführt.
