News Ryzen 9 9950X3D & 9900X3D: AMD erklärt, wieso es weiterhin nur ein X3D-Chiplet gibt

[Araska]

Sehen wir ja mit Zen 6.

Hmm... bin ich Pessimist, wenn ich für Zen6 eher von 12 Kernen pro Chiplet ausgehe?

 

[Vitche]

Wie auch schon @Dasher angesprochen hat, sind das nur faule Ausreden von AMD, gerade die globalen Latenzen. Wenn jedes CCD einen 3D-Cache bekommt und der Inhalt gespiegelt wird, gibt es kein Latenzproblem.

Das Spiegeln ist in diesem Beispiel das Latenzproblem. Das funktioniert ja nicht magisch in einem Taktzyklus. Und selbst ein Taktzyklus wäre zu viel, weil man schon bei dieser Diskrepanz immer wieder den Fall haben wird, dass CPU0 eine Zelle überschreibt, die im nächsten Taktzyklus von CPU8 gelesen wird (Race Condition wäre das Stichwort). Der Cache wird als L3 komplett nutzlos, wenn er nicht zu jedem Zyklus 100 % konsistent ist.

Und selbst wenn, dann hätte man nicht mehr Cache, wenn nur gespiegelt wird.

Es tut mir leid, aber das sind keine faulen Ausreden, das sind Informatik, Physik und Logik.

 

[stefan92x]

Wenn jedes CCD einen 3D-Cache bekommt und der Inhalt gespiegelt wird

Das wird er aber nunmal nicht. Spiegeln würde einen völlig anderen Cache-Controller erfordern und den Infnitiy Fabric stark belasten. Und dann hätte man bei einem 16 Kerner durch die Spiegelung insgesamt den gleichen nutzbaren Cache wie bei einem 8 Kerner, pro Kern also nur noch die Hälfte und verliert damit wieder deutlich Leistung. Das ist daher die schlechteste Idee in diesem Thread bisher.

 

[Araska]

Wenn jedes CCD einen 3D-Cache bekommt und der Inhalt gespiegelt wird, gibt es kein Latenzproblem.

Wie genau möchtest du die Spiegelung ausführen, vorzugsweise in Nullzeit?
Edit: Ah; ich sehe, hier hatten auch schon andere meinen Gedanken.

 

[Ja_Ge]

Wie auch schon @Dasher angesprochen hat, sind das nur faule Ausreden von AMD, gerade die globalen Latenzen.

Wir freuen uns auch bei dir über Beweise das AMD damit die Unwahrheit spricht.

Ich würde ihn auch nie kaufen, aber im Grunde genommen ist ein 12- oder 16-Kerner mit einmal X3D eben für Workstations, auf denen auch gezockt werden soll. Oder eben Gaming-Rechner, auf denen auch sehr viel Anwendungsleistung gefordert wird.

Mir reicht mein 5700x3D für Gaming locker, aber da ich viel mit Handbrake arbeite währen mir dafür mehr Kerne sehr recht.

 

[hans_meiser]

Es ist egal, was AMD macht und erklärt, es wird hin und zurück geschwurbelt, selbst wenn man es im Forum noch einmal genau erklärt. @Vitche trifft den Nagel auf den Kopf: Es sind Informatik, Physik und Logik. Wer sich nicht auskennt, könnte auch einfach in ignoranter Stille leben. Oder was lernen. Ist jedem selbst überlassen

 

[Araska]

Hmm... für Anwendungen, die von X3D profitieren, wäre ein X3D2 meines Erachtens durchaus nicht uninteressant - Ja, das Scheduling ist dann wieder mal ein PITA, aber solange ich die zusammengehörigen Threads auf ihrem jeweiligen CCD festpinne, habe ich X3D für alle.
Ja, ist Nische.
Ja, bringt keinen längeren Balken.
Nein, wenn es nichts brächte, gäbe es bei Epyc den Ansatz 'X3D für jedes Chiplet' nicht.

 

[Schlumpfbert]

Man erklärt es nicht, einige nölen rum, man erklärt es, einige nölen rum.

"Wenn ich über's Wasser laufe, dann sagen meine Kritiker, nicht mal schwimmen kann er."
Berti Vogts

 

[MaverickM]

Also weiter hoffen das bald Chiplets mit 12 Kernen oder sowas kommen.

Japp. Genau das wollte ich auch schreiben. Würde gleich mehrere Probleme beheben. Und ich hoffe natürlich, dass sich das durch die gesamte Produktlinie zieht, sprich dass auch R7 und R5 dann insgesamt mehr Kerne bekommen. Also bspw. R5 mit 8 Kernen und R7 mit 12. R9 dürfen dann satte 24 mit zwei CCDs haben.

 

[Araska]

R9 dürfen dann satte 24 mit zwei CCDs haben.

... von denen dann wieder nur ein CCD den begehrten X3D-Cache bekommt...

 

[SFFox]

Tatsächlich glaube ich AMD, dass es weder wirtschaftlich ist, noch dass die meisten Kunden einen hohen Leistungsvorteil haben. Der 3D Cache bringt immer genau einem Chiplet (CCD) was. Wenn das andere CCD darauf zugreifen will geht über den Umweg der Vorteil nahezu verloren, weshalb Echtzeitanwendungen, wie Games, nur auf einem der beiden CCD mit Cache laufen sollten.

Ein potentieller Anwendungsfall für so eine Dual X3D CPU wäre das Ausführen von zwei getrennten Applikationen, die beide vom Cache profitieren und unabhängig voneinander auf jeweils einem CCD mit 8 Cores laufen / auskommen können. Ein fiktives Beispiel wäre ein "1 PC für 2 Gamer" Projekt, so dass man zwei Spiele gleichzeitig an einem System mit z.B. zwei GPUs laufen lassen könnte. Ggf. ist das bzgl. Virtualisierung auch noch mal interessant.

Die Zielgruppe dafür halte ich aber für sehr klein, wobei diese dann auch den Mehrpreis zahlen würde. Dafür aber am großen Fließband zu fertigen... wie gesagt, ich kann's verstehen, auch wenn's schön aussieht. Es löst jedenfalls kein Problem in der Thread/Core Zuordnung von Anwendungen, denn auch mit 2x 3D Cache dürfen Prozesse nicht von CCD zu CCD springen. Einen Mehrwert für einen Spieler an einem PC gibt es einfach nicht.

 

[Mextli]

Für die überwiegende Mehrheit der Games langen halt 6-8 Cores + Cache und wer tatsächlich einen Business Case hat, wo eine Anwendung wunderbar mit dem doppelten Cache skalieren würde, kann sich auch einen Epyc kaufen.

 

[Araska]

...und wer tatsächlich einen Business Case hat, wo eine Anwendung wunderbar mit dem doppelten Cache skalieren würde, kann sich auch einen Epyc kaufen.

Epycs tendieren eher zu geringeren Taktfrequenzen.
Die Prozessorlinie, die hier in Frage käme, sind Threadripper - und angeblich sollen die ja als X3D kommen.

 

[stefan92x]

Allerdings gibt es eben auch Epyc 4004 (umgelabelte Ryzen 7000). Und genau da könnte ich mir vorstellen, dass ein Epyc 4005 vielleicht doch auch mit Dual 3D-Cache kommt, statt nur die bestehenden Ryzen 9000 umzulabeln. Denn gerade Gameserver haben ähnliche Anforderungen an ihre CPUs wie Gaming-PCs, und da könnte ein solcher 16-Kerner halt wirklich mehrere Instanzen sauber getrennt laufen lassen und wäre genau so eine Anwendung, die profitieren könnte.

 

[heroesgaming]

Also weiter hoffen das bald Chiplets mit 12 Kernen oder sowas kommen.
Wann kommt die nächste Konsolengeneration? 🤔

Microsoft könnte gerüchteweise Ende 2026 den Anfang machen. Sony zieht dann wohl nach, denn von einer PS6 hat man bisher noch rein gar nichts gehört. Hätte Parallelen zur Xbox 360- / PS3-Generation was das Release-Timing betrifft.

 

[Faust2011]

Aus dem Artikel bzw. die Argumentation von AMD:

Dem ist ohnehin anzumerken, dass die physischen Distanzen bei Taktraten nahe der 5 GHz ein hartes Limit für die Latenz diktieren: Wenn der SRAM zu weit vom Kern entfernt ist, steigt die Anzahl der nötigen CPU-Zyklen zum Zugriff unweigerlich.

Welche Distanz kann denn ein Signal bei 5 GHz zurücklegen? Wir können ja mal rechnen:

Die Ausbreitungsgeschwindigkeit elektromagentischer Wellen im Vakuum ist die Lichtgeschwindigkeit, also 299792458 m/s. Jetzt sind wir aber nicht im Vakuum, sondern in einem Halbleiter. Man sagt, dass das bei Kupfer ungefähr 2/3 der Lichtgeschwindigkeit ist, also nehmen wir vereinfacht mal an:

Ausbreitungsgeschwindigkeit des Signals = 200.000.000 m/s.

Demgegenüber haben wir ein Signal von 5 GHz, also 5*10^9 Hz. Der Kehrwert davon ist die Zeit, also 0,0000000002 s.

Die zurückgelegte Strecke des Signals ist dann die Ausbreitungsgeschwindigkeit multipliziert mit der Zeit, also 0,04m = 4cm.

Das hört sich nun erstmal viel an, aber das ist ja nur das Signal von einem CPU-Kern an den Cache. Dieses Signal nimmt auch nicht den direkten Weg, sondern ist vermutlich ordentlich verlängert. Und zusätzlich macht ein Signal alleine dann auch noch keine Anfrage im Sinn von "Hey, X3D-Cache, gib mir mal die Cacheline von Stelle xyz zurück, bitte", sondern die Anfrage zieht sich über mehrere Signale hin, und dann muss ja auch die Antwort (d.h. die Daten) wieder zurück in den CPU-Kern.

Mit dieser Berechnung (sofern sie denn richtig ist ) kann man sich schon vorstellen, dass hier bei 5 GHz ein hartes Limit für die Latenz existiert.

 

[Alesis]

Gibt es irgendeinen vernünftigen Grund

Natürlich. Doch zuerst frage ich mich, wie man nach 20 Jahren CB überhaupt auf so eine Frage kommt?
Es gibt sogar auch Firmen/Persönlichkeiten, die Monate oder auch Jahre vorher mitteilen, was so kommt, um es dann trotzdem nicht zu bringen.
16.01.2015
Demnach soll die 10-nm-Fertigung zum Ende des Jahres marktreif sein

Es gehört zum Geschäft, dass man neue Produkte/Techniken/Taten vorzeitig anzeigt, damit man im Gespräch bleibt. Es ist praktisch essenziell. Ich denke nicht, dass mir jemand einen Schuss ins blaue nachsagen wird, wenn ich jetzt behaupte, dass AMD bestimmt weltweit mindestens schon 60.000 Anfragen bekommen hat, wann nun die anderen X3D Prozessoren kommen.
Auch in den Foren kommen immer wieder diese Fragen. Und Kundenbindung freut sich darüber, wenn die Kundinnen vorher schon wissen, wann die nächste Bindung sein wird.

nur faule Ausreden von AMD

Wie immer und in jeglicher Form. Wenn man keine Ahnung hat, den Inhalt der News auch nicht verstanden hat, will man trotzdem nicht die Faktenlage ergründen, denn man hat ja schon eine Meinung.

 

[stevefrogs]

@Vitche @stefan92x Das man nicht mehr Cache hätte, hab ich ja so geschrieben, ist ja aber bisher doch kein Problem, da nicht die Menge des Cache limitiert, zumindest wüsste ich im Bereich Gaming von keinem Szenario, wo der Cache der X3D dauernd volläuft. Damit hätte man immer noch den Vorteil, dass man sich der Scheduler-Probleme entledigt und in Spielen, die über acht Kerne belasten können, Leistung gewinnt.

Dass die Synchronisierung der beiden Caches eine Herausforderung sein könnte, ist aber ein guter Einwand, hier habe ich womöglich den Aufwand unterschätzt. Ich hätte angenommen, dass man das im Hintergrund über den IF macht. Die beiden Caches müssen ja nicht perfekt in Echtzeit synchronisiert sein. In den (seltenen) Fällen, wo die Daten von einem Kern des CCD_0 benötigt werden, die zwar schon im Cache des CCD_1 liegen, aber noch nicht synchronisiert wurden, würden die Daten einfach auf die selbe Weise geladen werden, wie dies schon im CCD_1 erfolgt ist (also "langsam" aus dem Speicher). Sofern dieser Umstand entsprechend selten eintritt, sollte es sich meinem Verständnis nach nicht sonderlich auf die Performance auswirken, oder übersehe ich da was?
Mit zunehmender Füllung des Cache (bzw der Caches) sollten diese Situationen ja tendenziell nahezu null sein.

Aber die Diskussion ist sowieso müßig. Der Original-Artikel von Hardwareluxx (der natürlich brav im Artikel verlinkt ist) sagt ja schon ganz klar aus, dass es technisch absolut möglich ist (und schon mehrmals erwogen wurde) und es rein aus finanziellen Überlegungen nicht gemacht wurde. Außerdem wird nicht der Leistungsvorteil an sich geleugnet, sondern nur, dass dieser womöglich nicht so hoch ist, wie ihn sich viele vielleicht vorstellen.
Klingt dort schon ganz anders als die Formulierung (und Ausführungen) hier auf CB: "Mehrleistung durch zweiten 3D V-Cache ist fraglich". Auch andere Publikationen, die sich auf den Hardwareluxx-Beitrag beziehen, sehen das nicht so pessimistisch wie CB hier.
Sofern also Hardwareluxx hier AMD nicht falsch wiedergegeben hat, steht außer Frage, dass eine Mehrleistung drin ist (wie hoch genau weiß nur AMD und ist sicher davon abhängig, wie viele Kerne ein Spiel bzw Anwendung auslasten kann). Und die Scheduler-Problematik wäre dann sowieso Geschichte, welche ja das Hauptärgernis ist.

Edit: Überlegungen zu einer möglichen Synchronisierung zurückgenommen, da diese so wie von mir angedacht wohl nicht umsetzbar wären oder sogar einen gegenteiligen Effekt hätten.

 

[stefan92x]

Das man nicht mehr Cache hätte, hab ich ja so geschrieben, ist ja aber bisher doch kein Problem, da nicht die Menge des Cache limitiert, zumindest wüsste ich im Bereich Gaming von keinem Szenario, wo der Cache der X3D dauernd volläuft.

Der einzige Grund, warum die X3D besser performen als die normalen, ist die Tatsache, dass die 32 MB L3 pro CCD volllaufen und die 96 MB halt deutlich mehr enthalten. Eine X3D CPU mit 2 CCD hat jetzt 128 MB L3 (96+32), wenn man beide CCD mit 3D-Cache ausstatten würde, hätte das Resultat nur noch 96 MB, wäre also ein Rückschritt. Ob sich dieser Rückschritt dadurch ausgleichen lässt, dass alle Kerne auf den gleichen Cache zugreifen können, bezweifle ich.

 

[eRacoon]

Ich hoffe AMD wagt in Zukunft mal wieder etwas mehr in die Enthusiasten Ecke, weder bei CPUs noch bei GPUs wird aktuell das Potential ausgeschöpft und nur Produkte für die sichere Bank genommen.
Eventuell ist das auch das Erfolgskonzept, das man aufhört mit den Experimenten, da gab es ja auch genug Pannen in den letzten Jahrzehnten, gerade bei GPUs. Wäre aber trotzdem mal schön wieder mehr Experimente bzw. technisch mögliches zu sehen.

#Ketzer Modus an
Intel wäre das alles egal gewesen ob das "wirtschaftlich" ist... pffff... die hätten da ein "s" dran gehängt und dann hätten die 0,1% Leute die das wollen das Produkt bekommen. Aber in den Threads über die unnützen Intel Produkte wurde ja immer so viel gemeckert, daher stört das hier sicherlich keinen das AMD das Produkt nicht bringt.
#Ketzer Modus aus