flappes schrieb:
Die Preise für den 6 Kerner müssen fallen, aktuell hat intel bis 300 Euro einfach die besseren Angebote.
Das ist für AMD irrelevant solange AMD alle CPUs zu höheren Preisen verkaufen kann.
Erst wenn AMD über größere Kapazitäten verfügt oder Intel leistungsmäßig Druck macht wird AMD billigere CPUs anbieten.
SsX1337 schrieb:
AMD mausert sich zum absoluten Top-Unternehmen, wischt mit Intel und halb mit Nvidia den Boden... wenn die halt noch so billig wären wie vor ein paar Jahren. So oder so hervorragende Neuigkeiten.
Vor ein paar Jahren konnte AMD mit Intel nicht mithalten.
Damals hat Intel die Preise für die AMD-CPUs quasi festgelegt.
CPUs die mit Gegenstücken von AMD konkurierten hat Intel vergleichsweise billig angeboten.
Konkurrenzlose Prozessoren waren überproportional teuer.
Und AMD musste bei gleicher Leistung im Vergleich zu Intel billiger anbieten, wenn sie ihre Prozessoren verkaufen wollten. Intel wählte den Preispunkt für ihre Prozessoren so, dass AMD in den roten Zahlen landete.
AMD bietet inzwischen viel mehr Leistung als in den Pre-Zen-Zeiten. Dies lässt sich AMD bezahlen. Auf dieses Art und Weise hat AMD die Schulden abgezahlt und auch zusätzlich Leute eingestellt. Die Entwicklungskosten von RDNA2 wurden vor allem mit dem Erfolg von Zen bezahlt.
Na ja mit Nvidia wischt AMD momentan den Boden nicht auf. Aber was die Hardware angeht wurde der Rückstand beinahe egalisiert. Bleibt noch die Software.
[wege]mini schrieb:
Lustig wird, wenn als nächste Ausbaustufe die Cores gestapelt werden und dann super mit dem gestapelten Cache arbeiten können
Das Stapeln von Cores geht nur bei low power Lösungen. Sonst bekommt man die Wärme nicht abgeführt.
Auch das Stapeln von CCD und IOD ist kritisch.
Aber es geht beim gezeigten nicht nur um das Stapeln. Es geht auch um die Verbindungstechnik. Diese wird m. M. n. AMD bei einer der nächsten beiden Generationen der EPyC-CPUs einführen (müssen) um das IOD mit den CCD zu verbinden. Ob IOD und CCD dabei übereinander gestapelt werden ist nicht so relevant.
[wege]mini schrieb:
Wann das kommt, hängt von TSMC ab.
Der Prozess heißt TSMC-SoIC und ist einer von 3 Prozessen die TSMC unter 3DFabric zusammenfasst.
Aber zur Umsetzung gehört nicht nur der Prozess mit dem die Verbindungen ausgeführt werden. Man benötigt auch das Systemdesign das die Verbindungen "mit Leben erfüllt". Und das kommt von AMD.
Hier war es notwendige Logik auf den CCD zu packen und die TSV geschickt zu plazieren. Bei der Weiterentwicklung der CPU-Chiplets wird es der Infinity Fabric sein.
[wege]mini schrieb:
Ein Verbot der Staaten für Pseudowährungen könnte helfen. Das ist aber in demokratischen Gesellschaften schwer umzusetzen.
Es würde schon helfen, wenn die Leute das Hirn einschalten würden.
Die Holländer konnten ihre Tulpen wenigstens einpflanzen und sich an den Blühten erfreuen. Was macht man falls/sobald die Blase platzt mit diesen gehypten Cryptowährungen?
Hat jemand Zahlen wie hoch das Volumen der Käufe von Waren und Dienstleistungen ist, die mit Cryptowährungen bezahlt werden?
Wenn ich unter Handelsvolumen suche, finde ich nur Zahlen zum Umtauschvolumen zwischen Cryptowährungen und konventionelle Währungen. In einem gesunden Markt müsste dieses Umtauschvolumen sehr klein im Vergleich zum Volumen der mit Cryptowährungen bezahlten Waren und Dienstleistungen sein.
Mein Bauchgefühl ist jedoch, dass die Cryptowährungen
- vor allem zum Spekulieren verwendet werden.
- im Vergleich nur selten zum Bezahlen von Käufen verwendet werden.
[wege]mini schrieb:
Es wird ja niemand betrogen und jeder darf Glasperlen für jeden Preis handeln, so viel er will.
Das gilt nur dann, wenn die Käufer wissen, dass sie Glasperlen kaufen. Wenn Ihnen die Glasperlen als Perlen verkauft, werden ist der Gegenstand des Betrugs erfüllt.
Es gibt viele Leute, die Cryptowährungen als Geldanlage anpreisen. Solange sie nur neue Käufer anlocken, deren Käufe an den Börsen den Preis nach oben treiben ist es nur moralisch fragwürdig. Wenn sie aber direkt Cryptowährungen verkaufen oder beim Kauf als Vermittler auftreten, sollten sie beim Platzen der Blase besser nicht greifbar sein.
JohnVescoya schrieb:
Langsam kommt das alles zusammen, es haben ja bei RDNA 2 schon mehrere Leute gesagt, dass der Infinity Cache ein Zwischenschritt zu GPU Chiplets ist. So langsam nimmt das alles logisch Gestalt an und man erkennt, worauf AMD hingearbeitet hat und was sie erreichen wollen.
Infinity Cache + GPU Chiplets + stacked SRAM können nicht separat betrachtet werden, sondern sind Bausteine einer Gesamtidee die mit RDNA 1 angefangen wurde und nun schrittweise Realität wird.
Wenn man sich die Patente zu den GPU-Chiplets ansieht, dann ist klar, dass AMD auch hier den TSMC-SoIC-Prozess anwendet.
JohnVescoya schrieb:
Latenz ist bei GPUs nicht sooo kritisch, GPUs sind relativ gute Latency Hiding Machines
Aber Bandbreite vom SI sparen durch einen stacked Infinity Cache, der die Chiplets logisch verbindet, ist eine absolut geniale Idee.
Ideen sind das eine, sie auch umsetzen zu können ist das andere.
Nur wenn Ideen auch umgesetzt bewirken sie etwas.
Nicht umsonst sind Begriffe wie Vapourware oder Slideware entstanden.
Baal Netbeck schrieb:
Die Größe, als Maß und als Kapazität, sind eigentlich immer ausschlaggebend für die Latenz.
Warum ist der L1 Cache so schnell?
Weil der Speicherbereich klein ist, und er dank der Größe sehr nah an den CPU-Kern-Schaltungen liegt.
Der L2 ist größer und weiter weg....und um die Zugriffszeiten klein zu halten, wird er sogar in zwei Bereiche geteilt.
Der L3 Cache wird ja auch in 1MB(??) große Bereiche unterteilt und existiert nicht als gigantischer Block.
Das wäre ja auch schlecht, wenn immer nur ein CPU Kern zugreifen könnte.
Auch wenn mit der L3 Erweiterung die Blockgröße sicherlich gleich bleibt, werden die Datenleitungen länger.
Und genau deshalb ist das Stapeln genial. In einem 3D-Stapel sind die Signalwege kürzer als wenn dieselbe Speichermenge in einer Ebene angeordnet ist.
Baal Netbeck schrieb:
AMD hat schon recht, dass es am Ende nur eine prozentual-kleine Verlängerung ist, aber innerhalb der CPU, zählt ja jeder halbe Minimeter.
Aber diese Verlängerung ist beim 3D-V-Cache viel kleiner als die Verlängerung, die entsteht wenn man den L3-Cache in einer Ebene anordnen würde.
