Bericht AMD Ryzen 9000 & AI 300: Details zu Zen-5-Kernen, Leistung, RDNA 3.5, XDNA 2 und mehr

[Perdakles]

Der Kern wurde massiv aufgeblasen, aber das CCD wurde sogar etwas kleiner. Das kann man nicht alleine mit dem Wechsel des Prozesses erklären.

Hier eine recht neue Info dazu: https://videocardz.com/newz/amd-ryz...27-higher-transistor-density-over-predecessor

Die Transistordichte soll um 26,8% gestiegen sein im Vergleich zu Zen4. Das erklärt das doch eigentlich ganz gut oder?

In der geleakten Folie auf der Zen 5 mit 10 bis 15 % IPC-Steigerung angegeben ist, war Zen 6 mit 10 % angegeben.

Ich habe ja auch nicht gesagt, dass es in dem Bereich gar keine Steigerung mehr geben wird, nur eben weniger als bei Zen5. Genauso wie es auch wohl kaum noch zu einer großen Taktsteigerung kommen wird.

Es gibt Leaks, die behaupten dass bei Zen 6 die Anzahl der Kerne je CCD steigt. Aber von 12 ist dabei keine Rede, sondern von 16 und 32.

Gegenüber TSMC N4P soll TSMC N3P eine um ca. 57% höhere Transistordichte ermöglichen.

Aus Anandtech1 und Anandtech2 errechnet:
N4P vs. N5: +6% Density
N3P vs. N3E: +4% Density
N3E vs. N5: +60% Density

Berechnet:
=> N3P vs. N5 = 1,6 x 1,04 =1,66
=> N3P vs. N4P: 1,66 / 1,06 = 1,57

Wie soll man damit die Anzahl der Kerne verdoppeln (von vervierfachen ganz zu schweigen), ohne dass das CCD zu groß wird? Schließlich wird das ganze ja aller Voraussicht nach noch in den Sockel AM5 passen müssen wie du selber ja schreibst. Und aus Yield-Gründen wird AMD in einem neuen Prozess wie N3P sicher nicht wollen, dass die CCDs viel größer werden als bei Zen5 in N4P.

Was bringt das Zen 5c CCD? Bleibt es bei 2 CCX oder hat AMD hier tatsächlich ein CCX mit 16 Kernen umgesetzt?

Ich würde mir zumindest wünschen, dass sie ein 12 Kern CCX umsetzen und ein CCD dann weiterhin aus nur einem CCX besteht. Aber wer weiß, vielleicht machen sie es ja wie bei Zen2 und Zen3 Step-by-Step.

Auch bei Strix Point mit 12 Kernen haben wir nicht 1 CCX sondern 2 CCXs.

Das kann aber auch daran liegen, dass man Zen5 und Zen5c kombiniert bei Strix Point und dies so einfacher ist. Oder man geht das 12-Kern CCX eben erst bei Zen6/7 an (siehe Zen3 vs. Zen2). Man kann nun mal nicht alles gleichzeitig machen. Wer weiß...

Wenn AMD bei Zen 5 weitgehend auf N4P setzt und wohl nur mit dem Zen 5c CCD auf N3E wechselt halte ich die Spekulationen, dass AMD mit Zen 6 auf 2 nm geht, für sehr gewagt.

Wann und wo habe ich das behauptet? Ich gehe ziemlich fest von N3P für Zen6 im Desktop aus. Zen6c für Server dann evtl. in N2.

 

[stefan92x]

Das kann aber auch daran liegen, dass man Zen5 und Zen5c kombiniert bei Strix Point und dies so einfacher ist.

Dagegen spricht, dass schon Phoenix2 problemlos Zen 4 und 4c in einem CCX zusammengefasst hat.

 

[Nixdorf]

Wie soll man damit die Anzahl der Kerne verdoppeln (von vervierfachen ganz zu schweigen), ohne dass das CCD zu groß wird?

Ich sehe da gleich mehrere Möglichkeiten:

• Man könnte den L3-Cache pro Kern halbieren, wie es auch beim Zen4c-CCD für Bergamo schon passiert ist. Beispielrechnung dazu: Der L3-Cache belegt regulär etwa 1/3 der Chip-Fläche. Halbiert man das, wird das Die um 1/6 kleiner. Das verdoppelt und dann mit 57% mehr Transistoren pro Fläche nach Shrink führt zu ((2*5/6)/1,57)=1,062. Das neue CCD wäre also nur etwa 6% größer. Will man den Verlust an L3 kompensieren, ergänzt man grundsätzlich V-Cache.
• Aus der Gerüchteküche heißt es, dass zu Zen6 der Wechsel auf neuere Packaging-Techniken gehört. Mit Silicon-Bridge-Technologien wandern die CCDs näher ans IOD, und auf dem Substrat wird dann Fläche frei.
• Das IOD ist derzeit noch auf N6. Ein Shrink auf einen aktuellen Node bringt auch hier mehr Spielraum. Die Frage ist allerdings, inwiefern der durch eine stärkere iGPU und/oder zusätzliche NPU aufgefressen wird. Jedenfalls ist hier fast eine Verdoppelung der Transistordichte möglich.

 

[ETI1120]

Hier eine recht neue Info dazu: https://videocardz.com/newz/amd-ryz...27-higher-transistor-density-over-predecessor

Die Transistordichte soll um 26,8% gestiegen sein im Vergleich zu Zen4. Das erklärt das doch eigentlich ganz gut oder?

Es erklärt eben nichts.

Denn TSMC selbst sagt, dass N4P gegenüber N5 eine um 6 % höhere Transistordichte hat. Auch wenn man diese Angabe nicht zu ernst nehmen sollte, ist der Unterschied zu knapp 27 % zu groß um ignoriert zu werden.

Also muss da etwas zusätzliches passiert sein. Aber was?

• Hat AMD Takt gegen Flächeneinsparung getauscht?
• Ist AMD auf eine kompaktere SRAM IP gewechselt, so wie bei Zen 4c?
  Wenn ich die bisher verfügbaren Die Shots mit denen von Zen 4 vergleiche komme ich zu folgenden Ergebnisse für den Anteil der Kerne an der horizontalen Ausdehnung des CCD:
  • Zen 4: ca. 56 %
  • Zen 5: ca. 68 %
  • Angesichts der Auflösung der Bilder ist das alles nur ungefähr. Aber diese Verschiebung ist IMO offensichtlich und ein klarer Hinweis darauf, dass AMD bei der IP für das SRAM im L3 Cache etwas geändert hat. Auch wenn AMD dazu nichts gesagt hat.

Gegenüber TSMC N4P soll TSMC N3P eine um ca. 57% höhere Transistordichte ermöglichen.

Das bezieht sich überdies nur auf die Logik. Auf einem CCD ist sehr viel SRAM.

Wenn man dieselben SRAM-Schaltungen beibehält, gibt es keine Skalierung für den SRAM von N4P auf N3P.

Wie soll man damit die Anzahl der Kerne verdoppeln (von vervierfachen ganz zu schweigen), ohne dass das CCD zu groß wird? Schließlich wird das ganze ja aller Voraussicht nach noch in den Sockel AM5 passen müssen wie du selber ja schreibst.

Du willst auf AM5 mehr Kerne, .

Ich habe schon mehrfach gesagt dass ich nicht nachvollziehen kann warum AMD nicht einfach den Sockel größer gemacht hat. Denn dieser bizarre Heat Spreader schränkt die tatsächlich verfügbare Fläche weiter ein. Allerdings hat AMD eine Roadmap für den Sockel AM5 und sie sind offensichtlich zum Schluss gekommen dass es genügt. Zumindest bis 2027.

Und wer sagt denn dass die größeren CCDs überhaupt für AM5 vorgesehen sind?
Laut Keppler soll es weiterhin CCDs mit 8 Kernen geben.

https://twitter.com/Kepler_L2/status/1791931625443356959

Und aus Yield-Gründen wird AMD in einem neuen Prozess wie N3P sicher nicht wollen, dass die CCDs viel größer werden als bei Zen5 in N4P.

Beim Modularisieren gibt es immer mehrere Gesichtspunkte. Man muss immer die Größe der Module und Anzahl der Module miteinander abwägen.

Größere Module sind teurer, mehr Module zu integrieren ist ebenfalls teurer.

Ich würde mir zumindest wünschen, dass sie ein 12 Kern CCX umsetzen und ein CCD dann weiterhin aus nur einem CCX besteht. Aber wer weiß, vielleicht machen sie es ja wie bei Zen2 und Zen3 Step-by-Step.

Ich werde das Gefühl nicht los, dass Du das Ganze nur willst weil 12 größer als 8 ist.

Wie gesagt ist 12 nicht in der Verlosung. Und 2 CCX auf einem CCD hat AMD bisher immer über den IOD verbunden.

Das kann aber auch daran liegen, dass man Zen5 und Zen5c kombiniert bei Strix Point und dies so einfacher ist.

Die Dense-Kerne werden IMO maximal über die Notebook-APUs in den Desktop kommen.

Wann und wo habe ich das behauptet? Ich gehe ziemlich fest von N3P für Zen6 im Desktop aus. Zen6c für Server dann evtl. in N2.

Das war nicht auf Dich bezogen.

Es gibt diese Spekulationen.

Dagegen spricht, dass schon Phoenix2 problemlos Zen 4 und 4c in einem CCX zusammengefasst hat.

War es tatsächlich problemlos?

Alle Leaker sind sich einig dass das Zen 5 CCD nur 1 CCX hat. Falls das zutrifft bei Strix Point ein 12 Kern CCX ebenso möglich, oder?

Aber bei Strix Point hat AMD beide Zen 5 classic und Zen 5 dense sauber getrennt.

Ich sehe da gleich mehrere Möglichkeiten:

• Man könnte den L3-Cache pro Kern halbieren, wie es auch beim Zen4c-CCD für Bergamo schon passiert ist. Beispielrechnung dazu: Der L3-Cache belegt regulär etwa 1/3 der Chip-Fläche. Halbiert man das, wird das Die um 1/6 kleiner. Das verdoppelt und dann mit 57% mehr Transistoren pro Fläche nach Shrink führt zu ((2*5/6)/1,57)=1,062. Das neue CCD wäre also nur etwa 6% größer. Will man den Verlust an L3 kompensieren, ergänzt man grundsätzlich V-Cache.

Ein Gutteil des Zugewinns von Zen 3 gegenüber Zen 2 kam durch das zusammenführen der CCDs und dem Vergrößern des L3-Caches den ein Kern sieht.

Wenn der L3- Cache halbiert wird, werden die Versionen ohne 3D V-Cache eingebremst.

Ein anderes Problem kann sein, dass dann der Cache auch aktive Regionen überdeckt.
Aber das wird wenn die Abbildungen der Dies korrekt sind, wahrscheinlich schon jetzt blühen.

• Aus der Gerüchteküche heißt es, dass zu Zen6 der Wechsel auf neuere Packaging-Techniken gehört. Mit Silicon-Bridge-Technologien wandern die CCDs näher ans IOD, und auf dem Substrat wird dann Fläche frei.

Es ist ein gut gemachtes Video.

Aber die Optionen Silizium Interposer uind Silizium Brücke hätte er sich sparen können. Nur Fanout, das er als Organic RDL Technology bezeichnet ist, realistisch.

CPUs haben keine Anforderungen an die Bandbreite die den Einsatz von so teuren Technologien wie Silizium Interposer oder Silizium Brücken erfordern. Das hat Sam Naffziger bei seinen Vorträgen über Zen 2 erklärt.

Silizium Brücken sind zwar deutlich billiger als Silizium Interposer. Sie sind aber keine Option für EPYC. Mit Silizium Brücken kann man zwei Dies verbinden die aneinander stoßen. Dies ist bei EPYC mit den vielen CCD rein geometrisch nicht möglich. Für Ryzen wäre es machbar, aber IMO viel zu teuer.

Selbst bei Fanout frage ich mich, warum AMD ausgerechnet bei Zen 6 auf Advanced Packaging wechselt. Hier gibt es eigentlich nur folgende Optionen:

1. Durch mehr Dies ist das Routing im Substrat nicht mehr möglich.
2. Mehr Dies können nur untergebracht werden, wenn man sie enger zusammen rückt, was mit Substrat nicht möglich ist.
3. Es gibt neue Typen von Chiplets, die mehr Bandbreite als CCDs erfordern.

Mir gefällt die 3. Option am besten. Aber sie ist allerdings nur für die EPYC realistisch.

Ein interessanter Twist ist außerdem, dass Trendforce behauptet, dass AMD momentan die Logistik für die Einführung von Glasinterposern abklärt. Die Produktion soll 2025/26 sein.

Dazu 2 Dinge:

1. Mit Glasinterposern beschäftigen sich momentan sehr viele. Intel hat hier ein großes Statement gemacht. Glasinterposer haben einige sehr interessante Vorteile. Allerdings habe ich bisher alles nur aus der Sicht von Leuten gesehen, die die Glasinterposer pushen.
2. Ich habe jede Menge Patente/-anträge von AMD zu Fanout gesehen, aber noch nichts zu Glasinterposern.

• Das IOD ist derzeit noch auf N6. Ein Shrink auf einen aktuellen Node bringt auch hier mehr Spielraum. Die Frage ist allerdings, inwiefern der durch eine stärkere iGPU und/oder zusätzliche NPU aufgefressen wird. Jedenfalls ist hier fast eine Verdoppelung der Transistordichte möglich.

Sam Naffiziger hat bei seinen Vorträgen zu Zen 2 erklärt, warum AMD den Ansatz mit den Chiplets gewählt hat. Beweggrund war dass die IO-Schaltungen seit 14 nm nur noch sehr wenig skalieren. Deshalb hat AMD alles was von 14 auf 7 nm skaliert in die CCDs gepackt und alles was nicht oder nur sehr wenig skaliert in den IOD gepackt.

Schauen wir Mal kurz in die Vergangenheit

• cIOD
  • Zen 2 : 124,9 mm²
  • Zen 4 : 127,7 mm²
  • Die iGPU hat allen Zugewinn von 14 nm auf N6 mehr als aufgefressen.
• sIOD
  • Zen 2 : 416 mm²
  • Zen 4 : 397 mm²
  • Hier gab es trotz neuer Schaltungen eine kleine Flächenreduktion
    

Deshalb wird auch ein weiteres Wechseln des Nodes nur einen überschaubaren Flächengewinn bei den IODs bringen.

 

[stefan92x]

War es tatsächlich problemlos?

Ich erinnere mich zumindest nicht an Probleme.

Alle Leaker sind sich einig dass das Zen 5 CCD nur 1 CCX hat. Falls das zutrifft bei Strix Point ein 12 Kern CCX ebenso möglich, oder?

12 Kerne direkt verknüpfen stellt deutlich größere Anforderungen als 8, es ist eher unwahrscheinlich, dass das hier plötzlich passiert.

Aber bei Strix Point hat AMD beide Zen 5 classic und Zen 5 dense sauber getrennt.

Was Sinn macht - Prozesse, die Singlethread-Leistung brauchen, können da von Kern zu Kern springen ohne den CCX zu verlassen, ebenso der langweilige Background Kram auf dem Zen 5c CCX. Reduziert L3-Cache Misses, wenn man diese Aufteilung so macht.

 

[ETI1120]

Ich erinnere mich zumindest nicht an Probleme.

Was nicht bedeutet, dass sie nicht da sind.

Du nennst auch jede Menge Gründe warum es angeblich besser ist beides zu trennen.
Ich kann Deine Argumentation nicht nachvollziehen.

Wir sollten die Debatte jedoch vertagen, bis wir mehr über das Zen 5c CCD und vielleicht auch Kraken Point wissen.

 

[stefan92x]

Du nennst auch jede Menge Gründe warum es angeblich besser ist beides zu trennen.
Ich kann Deine Argumentation nicht nachvollziehen.

Bitte nicht falsch verstehen, ein CCX ist grundsätzlich immer besser als zwei (wie der Schritt von Zen 2 nach Zen 3 eindrucksvoll gezeigt hat). Aber wenn man auf zwei CCX aufteilen muss, macht es meiner Meinung nach eben Sinn, innerhalb eines CCX nur einen Typ Kern zu haben.

 

[ETI1120]

Die offene Frage ist,

• kann AMD keine CCX mit mehr als 8 Kernen umsetzen oder
• kann AMD CCX mit 16 Kernen umsetzen, hat jedoch beschlossen, dass für Strix Point je ein CCX mit Zen 5 und Zen 5c die bessere Lösung ist.

Ein Antwort auf diese Frage erwarte ich mir vom Zen 5c CCX. Wenn AMD hier, wie behauptet wird, tatsächlich ein CCX mit 16 Kerne umgesetzt hat, dann muss es gute Gründe dafür geben, dass AMD bei Strix Point auf zwei CCX setzt.

Ich finde allerdings die Gründe die Du aufgeführt hast, sind keine überzeugende Argumente für das Aufteilen in zwei CCX.

Ich habe gehört, dass es besser sei Zen 5 und Zen 5c zu trennen, weil dann der L3-Cache mit der jeweils für die Kerne passenden Frequenz betrieben werden könne. Hört sich gut an, trifft es aber auch tatsächlich zu?

 

[Perdakles]

Auch wenn man diese Angabe nicht zu ernst nehmen sollte, ist der Unterschied zu knapp 27 % zu groß um ignoriert zu werden.

Da habe ich mir auch schon Gedanken drüber gemacht. Meine Vermutung ist, dass AMD bei Zen4 in N5 nicht ans Limit der möglichen Transistordichte gehen konnte/wollte und diesen Spielraum nun bei Zen6 mitnehmen kann. Evtl. wollte man so die Kühlfläche eines Zen4 CCDs erhöhen um nicht in Temperaturprobleme zu laufen. Dazu passt auch, dass bei Zen6 die "Thermal Resistance" verbessert wurde:

Wenn das mit dem verhältnismäßig kleineren L3 Cache (flächenmäßig!) bei Zen6 tatsächlich stimmt, ist das natürlich aufgrund der schlechten Cache Skalierung mit neuen Nodes ein weiteres großes Puzzlestück für die unerwartet starke Erhöhung der Transistordichte. Da könntest du natürlich recht haben.

Das bezieht sich überdies nur auf die Logik. Auf einem CCD ist sehr viel SRAM.

Das ist nur teilweise richtig. Die Angaben bei Anandtech1 und Anandtech2 sind leider nicht ganz konsistent. Beim Vergleich N3P vs. N3E spricht TSMC nicht mehr von Logic Density sondern von Chip Density was sich auf einen hypothetischen Chip mit der folgenden Aufteilung bezieht:

Das ändert aber nichts an der Tatsache, dass die von mir berechneten 57% für eine CPU mit dermaßen großem Cache wohl nicht zu erreichen sind. Da hast du schon vollkommen recht. Ein Grund mehr warum ich nicht an 16 Kerne in einem CCD glaube . Aus meiner Sicht sind 12 Kerne in einem CCD ein guter Kompromiss.

Ich werde das Gefühl nicht los, dass Du das Ganze nur willst weil 12 größer als 8 ist.

Wie gesagt ist 12 nicht in der Verlosung.

Warum beharrst du denn dann auf 16 Kerne pro CCD? Weil 16 größer ist als 12 ? Gerüchte sind doch Schall und Rauch. Nur weil irgendwelche "Leaker" die häufig nur "intelligent raten" (wie mein früherer Professor sagen würde), das jetzt noch nicht sehen, muss das nichts bedeuten. Ich denke einfach das ein 12-Kern CCD deutlich einfacher und realistischer ist. Damit könnte man in allen Produkt-Tiers einen Uplift der Kern-Anzahl liefern ohne gleich Overkill zu begehen und alles auf Links drehen und sich komplett verbiegen zu müssen (wie z.B. den Einsatz von 3 CCDs pro CPU).

Ryzen 3 mit 6 Cores
Ryzen 5 mit 8 Cores
Ryzen 7 mit 10/12 Cores
Ryzen 9 mit 16/20/24 Cores

Wann soll man die Anzahl der Kerne in einem CCD denn sonst erhöhen wenn nicht bei einem Full-Node Sprung wie von N4P auf N3P. Der nächste Full-Node Sprung ist halt viel zu weit weg.

Man könnte den L3-Cache pro Kern halbieren. Will man den Verlust an L3 kompensieren, ergänzt man grundsätzlich V-Cache

Das sehe ich nicht:
1. Nach allem was wir wissen würde das insbesondere in Anwendungen sogar Performance kosten, da diese nur selten auf einen erhöhten L3-Cache reagieren aber umso mehr auf einen hohen Takt. Mag sein, dass Zen6 den Penalty beim Takt reduziert aber ganz wird man das nicht abschaffen können. Und jeder CPU-Hersteller will doch den Längsten haben
2. N3P und 3D-Cache (Stichwort packaging) bei allen CPUs? Das wird teuer für den Konsumenten. Zu teuer...
3. Schafft man sich Flaschenhälse (Packaging) wo gar keine nötig wären. Bis auf Gamer braucht doch niemand den 3D-Cache. Jetzt alle CPUs durch dieses Nadelöhr zu schicken, obwohl es eigentlich vielleicht nur für 10% wirklich erforderlich wäre, ist keine sinnvolle Strategie.

 

[ETI1120]

Da habe ich mir auch schon Gedanken drüber gemacht. Meine Vermutung ist, dass AMD bei Zen4 in N5 nicht ans Limit der möglichen Transistordichte gehen konnte/wollte und diesen Spielraum nun bei Zen6 mitnehmen kann.

Ich hatte bei der Einführung von 5 nm nicht das Gefühl gehabt als hätte sich AMD zurückgehalten.
Aber wer weiß.

Das ist nur teilweise richtig. Die Angaben bei Anandtech1 und Anandtech2 sind leider nicht ganz konsistent. Beim Vergleich N3P vs. N3E spricht TSMC nicht mehr von Logic Density sondern von Chip Density was sich auf einen hypothetischen Chip mit der folgenden Aufteilung bezieht:

1. Anandtech hat massiv eingebüsst nachdem einige Redakteure gegangen sind. Allen voran Ian Cutress.
2. Infos über Halbleitertechnik waren noch nie eine Stärke von Anandtech. Auch als Ian Cutress noch dort war. Ian Cutress hat jede Menge dazugelernt seit er von Anantech weg ist.
3. All diese %-Angaben darf man nicht zu genau nehmen. Es sind bestenfalls plausible Mittelwerte, d. h. Anhaltspunkte mehr nicht. Was tatsächlich passiert ist, sieht man nur wenn man die Libaries im Detail betrachtet. Und die Daten zu den Libraries sieht man nur nach Unterzeichnung einer NDA.
4. Die Chipdesigner legen letztendlich fest welche Transistordichte ihr Chip-Design tatsächlich hat. Und da spielen einige Überlegungen rein.

Warum beharrst du denn dann auf 16 Kerne pro CCD? Weil 16 größer ist als 12 ? Gerüchte sind doch Schall und Rauch. Nur weil irgendwelche "Leaker" die häufig nur "intelligent raten" (wie mein früherer Professor sagen würde), das jetzt noch nicht sehen, muss das nichts bedeuten.

Wenn es nur einer sagen würde gäbe ich Dir uneingeschränkt recht. Die 16 und 32 kommen aus verschiedenen Ecken.

Ich denke einfach das ein 12-Kern CCD deutlich einfacher und realistischer ist. Damit könnte man in allen Produkt-Tiers einen Uplift der Kern-Anzahl liefern ohne gleich Overkill zu begehen und alles auf Links drehen und sich komplett verbiegen zu müssen (wie z.B. den Einsatz von 3 CCDs pro CPU).

Für 12 würde Strix Point sprechen, aber da haben wir 4 + 8.

Es gibt von AMD 2 CCDs mit 16 Kernen.

Wann soll man die Anzahl der Kerne in einem CCD denn sonst erhöhen wenn nicht bei einem Full-Node Sprung wie von N4P auf N3P. Der nächste Full-Node Sprung ist halt viel zu weit weg.

Das Problem ist doch, dass die Kerne ständig größer werden. Wenn die Kerne gleich groß bleiben würden wäre es einfach. Der "Trick" den AMD bei zen 5 angewendet hat, ist nun aufgebraucht und kann nicht nochmal zu einer Verbesserung der Dichte führen.

Du dort musst hin schauen wo es relevant ist und das sind die Server. Hier kommt es darauf an wie man die benötigte Chipfläche sinnvoll aufteilt. Das Top SKU von Turin liegt bei 16 x 70 mm² + 397 mm² da sind so ca. 1520 mm². Venice (Zen 6) wird noch größer, es gibt Gerüchte zu einem neuen Sockel (SP8) für die Server. Wer sagt denn dass die CCD immer bei ca. 70 mm² bis 80 mm² bleiben müssen?

Die Desktop Ryzen sind zwar in diesem Forum das Zentrum des Interesses, trotzdem sind sie eine Nische. Das Chiplet Design wurde von Anfang an für die die Server gemacht, und eben für den Desktop mitgenutzt.

Wenn man die letzten Jahre betrachtet, dann hat AMD die Anzahl der Chipdesign kontinuierlich erhöht. Ich halte es für realistisch dass es für AMD Sinn ergibt 2 CCDs mit unterschiedlicher Anzahl von Kernen zu machen.

 

[Perdakles]

Anandtech hat massiv eingebüsst nachdem einige Redakteure gegangen sind. Allen voran Ian Cutress.

Das mit der Chip- bzw. Logic-Density kommt halt eben nicht von Anandtech sondern direkt von TSMC wie bspw. hier:

Aber wie gesagt, das verdeutlicht nochmal, dass die berechneten 57% Density Erhöhung wohl deutlich zu hoch gegriffen sind für eine CPU beim Sprung von N4P auf N3P. Eben deshalb halte ich es nicht für möglich ohne weiteres auf 16-Core CCDs zu wechseln. Die werden dann halt schon deutlich größer als die momentanen 70 mm². Bei 12 Kernen wäre das noch machbar meiner Meinung nach. Denn die Kerne an sich sind zwischen Zen 4 und Zen5 gar nicht mal so viel größer geworden (ca. 30%), obwohl sie halt deutlich aufgebohrt wurden (3DCenter):

Es gibt von AMD 2 CCDs mit 16 Kernen.

Das sind aber alles Dense-Cores (Zen4C bzw. Zen5C) dann oder habe ich was verpasst? Ich rede hier nur von den großen Zen5 bzw. Zen6 Cores.

Der "Trick" den AMD bei zen 5 angewendet hat, ist nun aufgebraucht und kann nicht nochmal zu einer Verbesserung der Dichte führen.

Exakt. Deshalb wird es umso schwerer ein 16-Core CCD mit den "großen" Zen6 umzusetzen, ohne dass das Chiplet dann viel größer wird als die momentanen 70mm²

Wer sagt denn dass die CCD immer bei ca. 70 mm² bis 80 mm² bleiben müssen?

Naja, da das ganze noch in den Sockel AM5 passen muss, sind dem Wachstum halt grenzen gesetzt. Ich denke bei Zen6 führt kein Weg daran vorbei, dass die Chiplets wachsen. Aber nur in begrenztem Rahmen. Daher ja auch die Idee mit den 12-Core CCDs statt 16-Core CCDs.

Grundsätzlich möchte ich mich bei dir für die wunderbar unaufgeregte und konstruktive Diskussion bedanken . Macht Spaß mit Argumenten um sich zu werfen und die Glaskugel anzuschmeißen. Fakt ist leider, dass wir das Ergebnis eh erst sehen werden, wenn Details zu Zen6 bekannt werden. Vorher sind das alles nur Annahmen, die richtig oder falsch sein können. Ich beharre auch nicht darauf, dass es 12-Core CCDs werden. Es scheint mir halt nur ein guter Kompromiss zu sein. Wenn du am Ende recht behältst und es 16-Core CCDs werden, bin ich der letzte der deswegen "traurig" sein wird

 

[stefan92x]

Naja, da das ganze noch in den Sockel AM5 passen muss, sind dem Wachstum halt grenzen gesetzt.

Dazu ein Gedanke: Wer sagt denn, dass bei Zen 6 zwei große CCD verbaut werden müssen? Desktop-Workloads profitieren immer noch nicht so oft von mehr als 16 Kernen, als dass ich das als gesetzt sehen würde. Und wenn, dann würde ein (kleinerer) Zen 6c CCD als zweiter CCD vermutlich mehr Sinn machen, als ein zweiter Full-Size Zen 6 CCD

 

[Perdakles]

Und wenn, dann würde ein (kleinerer) Zen 6c CCD als zweiter CCD vermutlich mehr Sinn machen, als ein zweiter Full-Size Zen 6 CCD

Kann gut sein. Dagegen würde dann nur sprechen, dass das große 16-Core CCD eventuell zu groß werden könnte. Aber an sich eine stimmige Lösung an die ich noch gar nicht gedacht habe. Damit wäre dann auch die Scheduling Problematik des aktuellen 7900X3D und 7950X3D Geschichte, da das X3D CCD auch gleichzeitig das CCD mit dem höchsten Takt wäre. Somit würden Spiele automatisch auf dem großen CCD laufen (unabhängig davon ob da nun 3D-Cache drauf ist oder nicht). Und wenn dann wirklich mal mehr als 32 Threads benötigt werden, könnten die Zen6C Cores auf dem zweiten CCD noch zusätzlich genutzt werden.

Du hast mich überzeugt

EDIT: Bei genauerem Überlegen würde mir noch ein Grund einfallen wieso das vielleicht schwierig werden könnte. 16 große Zen6 Kerne könnten schon locker alleine das AM5 Maximum von ~230W ausreizen. Ob da noch was für das Zen6C CCD übrig bleibt? Ein großer 12-Core Zen6 CCD und ein 16-Core Zen6C wären da vielleicht immer noch ein sinnvoller Kompromiss was das angeht. Diese Lösung würde vielleicht eher sinnvoll in ein 230W Korsett passen und hätte sicher immer noch deutlich mehr Multicore-Leistung als ein R9 9950X.

 

[stefan92x]

Ehrlich gesagt hoffe ich ja, dass sowas schon mit Zen 5 kommt, halt dann als 8 X3D + 16c

 

[Araska]

@stefan92x Hmm... reichen 2 Kanäle DDR5, um 24 Kerne zu füttern?

 

[stefan92x]

@Araska Macht Intel doch auch

Ist aber tatsächlich ein Punkt, dass Speicherbandbreite pro Kern echt ein Problem wird bei solchen Anzahlen. Der große L3-Cache reduziert ja glücklicherweise die nötigen Speicherzugriffe, da dürfte das noch ganz gut gehen. Aber ein solcher Chip würde sicher mehr von Speicher-OC profitieren, als es die derzeitigen 7000X3D tun.

 

[Nixdorf]

da diese nur selten auf einen erhöhten L3-Cache reagieren

Daher schrieb ich "Will man den Verlust kompensieren". Vielleicht will AMD ja auch nicht, weil die Performance auch nach Halbierung hinreichend ist.

Das wird teuer für den Konsumenten

Klar ist es mit V-Cache teurer. Inwiefern das aber überhaupt noch einen großen Unterschied macht, falls das mit den anderen Packaging-Technologien (SoIC/InFO/CoWoS) für Zen 6 stimmt, das steht auf einem anderen Blatt. Womöglich fallen die entsprechenden Fertigungsschritte sowieso an, und der Anstieg der Kosten für Modelle mit V-Cache ist dann wirklich "nur" noch der Preis für das Cache-Die.

Blick zur Konkurrenz: Intel bringt ja bei Arrow Lake frisch Foveros auf den Desktop. Es wird sich zeigen, ob sie damit ein Margenproblem bekommen, oder die Chips arg teuer werden.

Und es muss sich auch noch zeigen, ob Stacking nicht irgendwann billiger ist als immer den kleinsten Node zu nutzen.

Bis auf Gamer braucht doch niemand den 3D-Cache.

In dem Fall wäre der Cache ja womöglich mit einer einzelnen Schicht erstmal nur dafür da, den Verlust durch die Flächenhalbierung zu kompensieren. Man hat dann erstmal nur wieder so viel L3 pro Kern wie vorher. Je nach Anzahl der Schichten kann man das dann weiter für Gamer optimieren.

 

[ETI1120]

Das mit der Chip- bzw. Logic-Density kommt halt eben nicht von Anandtech sondern direkt von TSMC wie bspw. hier.

Aber Anandtech rechnet des öfteren Werte aus, die TSMC so nicht veröffentlicht hat.

Ich denke wir sind uns einig dass es durch Skalieren alleine nicht mit dem verdoppeln klappen wird.

Denn die Kerne an sich sind zwischen Zen 4 und Zen5 gar nicht mal so viel größer geworden (ca. 30%), obwohl sie halt deutlich aufgebohrt wurden (3DCenter):
Anhang anzeigen 1502841

Vor lauter Posts schreiben bin ich gar nicht dazu gekommen, die Infos zu den CCDs näher anzusehen. Muss ich noch machen.

Aber schon auf den ersten Blick ergibt die Tabelle keinen Sinn. AMD gibt die Größe den Zen 4 Kerns mit 3,84 mm² an. das ist inklusive L2.
Es fällt eben auf dass AMD massiv in die Performance für die Server investiert. Der Desktop profitiert nicht so dolle.

Exakt. Deshalb wird es umso schwerer ein 16-Core CCD mit den "großen" Zen6 umzusetzen, ohne dass das Chiplet dann viel größer wird als die momentanen 70mm²

Dann werden sie eben größer. Das spielt für Threadripper, Threadripper Pro und EPYC keine Rolle.

Für den Desktop kann AMD auf 8 Kern CCDs bleiben. Die 8 Kerner kann man auch für kleine Server und Workstations verwenden.

Naja, da das ganze noch in den Sockel AM5 passen muss, sind dem Wachstum halt grenzen gesetzt. Ich denke bei Zen6 führt kein Weg daran vorbei, dass die Chiplets wachsen. Aber nur in begrenztem Rahmen. Daher ja auch die Idee mit den 12-Core CCDs statt 16-Core CCDs.

Wegen AM5 tatsächlich auf Fanout oder auf Glas kommt, rücken die CCD zusammen und dann sollte zur Not noch Platz für einen 3. CCD sein.

Du hast natürlich recht, dass ein 12 Kern CCD kleiner wird und das CCX einfacher realisiert werden kann. Aber ein 12 Kern CCD bringt Vor und Nachteile

	8er CCD	12er CCD
6 Kern	1 CCD -25%	1 CCD -50%
8 Kern	1 CCD	1 CCD -33%
10 Kern	2 CCD -37,5 %*	1 CCD -16,7%
12 Kern	2 CCD -25 %	1 CCD
16 Kern	2 CCD	2 CCD -33%
18 Kern	3 CCD -25%	2 CCD -25%*
20 Kern	3 CCD -16,7%**	2 CCD -16,7%
24 Kern	3 CCD	2 CCD

* Nur mit unüblicher ungerader Anzahl der Kerne realisierbar
** Unwahrscheinlich, da die CCDs unterschiedlich viele aktive Kerne haben

Ich halte es für verfrüht, um im Desktop CCDs mit höheren Kernzahlen zu verwenden. Erst wenn sich die Nachfrage zu mehr Kernen verschiebt, bringt ein 12 Kern CCD Vorteile. Mit der aktuellen Aufteilung sehe ich deutliche Nachteile.

Fakt ist leider, dass wir das Ergebnis eh erst sehen werden, wenn Details zu Zen6 bekannt werden.

Wir sind hier auch ein bisschen früh dran. Zen 5 wird noch gar nicht verkauft.

Geschweige denn dass wir unabhängie Benchmarks gesehen hätten.

Aber da ich mich vor 2 Jahren in Advanced Packaging eingelesen habe, bin ich natürlich auf Zen 6 sehr gespannt.

Und wenn, dann würde ein (kleinerer) Zen 6c CCD als zweiter CCD vermutlich mehr Sinn machen, als ein zweiter Full-Size Zen 6 CCD

Würde es das?

Und wieso bietet AMD das nicht schon längst an?

Es würde mich sehr wundern wenn AMD diese Kombination im Labor nicht auf Herz und Nieren geprüft hätte.

Desktop-Workloads profitieren immer noch nicht so oft von mehr als 16 Kernen, als dass ich das als gesetzt sehen würde.

Wenn wir von den bestehenden 8er und 16er CCDs ausgehen, schätze ich Mal, dass die Kombination classic + dense bei der Auslastung von 9 bis 16 Kernen schlechter ausschaut als 2 classic CCDs.

 

[stefan92x]

Wenn wir von den bestehenden 8er und 16er CCDs ausgehen, schätze ich Mal, dass die Kombination classic + dense bei der Auslastung von 9 bis 16 Kernen schlechter ausschaut als 2 classic CCDs.

Wie so oft dürfte es auch hier auf die jeweilige Anwendung ankommen. Kann gut sein, dass wenig genug davon profitieren, dass AMD so ein Produkt für nicht sinnvoll hält.

 

[lordberti]

@Jan
G.SKILL Kündigt Trident Z5 Royal Neo series mit DDR5-8000 und AMD EXPO an, natürlich durch den 1:2-Taktteilermodus im BIOS

With the new AMD Ryzen 9000 series desktop processor on a compatible platform, the Trident Z5 Royal Neo series offers extreme overclock memory speeds of up to DDR5-8000 through the 1:2 clock divider mode in BIOS – providing AMD enthusiasts and overclockers a great high-speed memory solution.

https://www.gskill.com/community/15...es-DDR5-Memory-with-AMD-EXPO,-Up-to-DDR5-8000