News CPU-Gerüchte: Angaben zu Zen 5 und Zen 6 angeblich von AMD

[Galarius]

Und dass ComputerBase länger zum veröffentlichen braucht, könnte auch daran liegen, dass man die Info durchleuchtet.

Achso, genauso wie du auch hier gelesen hast das Meteor Lake für Desktop rauskommt. Total gefiltert! Du machst dir selbst was vor

 

[Philste]

@Galarius Das ist halt eiskalt gelogen, CB war mit die einzige Seite, auf der KEIN Bericht kam. Ein Artikel kam erst nach der Nachfrage mit der Richtigstellung.

 

[duskstalker]

es ist auch nicht gut wenn man den sockel und den chipsatz gedanklich vermischt. auch bei am4 haben wir mehrere chipsatzgenerationen gesehen und wenn man sowas wie den x370 mit dem x570 bzuw (b350 mit b550) vergleicht, hat sich einiges getan.
was spicht dagegen dass ein möglicher x770 /b750 beim am5 board nicht besser werden?

auf am4 hatten wir zur freien Verfügung 24 pcie lanes, 16 zur gpu, 4 zum CPU nvme slot und 4 zum Chipsatz. Der größte Unterschied zwischen den am4 Chipsatzversionen war im wesentlichen die Chipsatz pcie Generation und USB Generation direkt von der cpu. elektrische lanes sind hier nicht dazugekommen.
jetzt mit am5 haben wir 28, 16 zur gpu, 2x4 zu CPU nvme slots und x4 zum Chipsatz.

Das Problem mit dem Chipsatz ist, dass bei AMD die Chipsatzanbindung mit nur 4 lanes extrem begrenzt ist, Intel hat hier grob ne 8 lane Anbindung. sämtlicher traffic über LAN, Chipsatz USB, WLAN, Chipsatz pcie slot, sata und nvme slots läuft über dieses x4 nadelöhr, das im wesentlichen mit nur einer current gen nvme ssd schon in einer Richtung komplett ausgelastet ist.

mehr "Geister" pcie lanes, die durch mehrfachbelegung oder switches "hergezaubert" werden, erhöhen nur die Anzahl derer Geräte, die man nicht gleichzeitig nutzen kann.

mehr lanes funktioniert nur, wenn die CPU mehr pcie Anbindungen im sockel bereitstellt. Da gibt's zwei limitierende Faktoren: sockel Pins und pcie lanes im iod. sockel Pins sind vom pinout begrenzt, dh wenn es keine reservierten "leeren" Pins im sockel gibt, ist direkt mal Essig mit "mehr pcie lanes" auf dem selben sockel, außer man würde andere Pins umverteilen, was dann zu inkompatibilität führt. Wenn man sich das pinout von am5 anschaut, sieht man, dass da auf der pcie Seite quasi keine reservierten bzw leeren Pins sind.
das zweite Problem ist der IO die in den CPUs, der hat eben nur eine begrenzte Anzahl an lanes. Würde man mehr lanes wollen, bräuchte man einen größeren IO die. passt ein größerer IO die auf das am5 package? Wahrscheinlich nicht.

wie groß ist die Chance, dass wir mehr pcie lanes mit x770 bekommen? seeeeehr gering imo, außer AMD hat uns mit x670 absichtlich nur eine beschnittene x4 Anbindung zum Chipsatz gegeben und bekommt auf das enorm enge package einen größeren io die. Wer sich allerdings mal einen geköpften zen4 Prozessor anschaut, sieht gleich, dass um den aktuellen iod quasi kein Platz mehr ist. Würde man die Kondensatoren verschieben, kollidiert man mit dem IHS.
selbst wenn man den iod mit einer kleineren strukturbreite herstellen würde, hätten wir das Problem, dass man die Verbindungen ja auch irgendwie aus dem Chip in die Platine bekommen muss, hier gehen auch nur so viele Verbindungen pro mm². größerer chip=mehr mögliche anbindungen.

deshalb bin ich der Meinung, dass am5 jetzt schon am Ende ist. Da gibt's nirgends mehr offensichtlich Luft für eine Steigerung.

Für x670 hat man einen zweiten Chipsatz als pcie lane switch gesetzt. Was ist das bitte für eine frickellösung in der ersten Generation?

Ich habe für einen Kunden ein Gigabyte x670 elite verbaut, bei dem der doppelte Chipsatz im BIOS einfach nur im idle schon überhitzt und das System einfriert. Lüfter drauf, und das System erholt sich.

Die Kunden zahlen die knauserei von AMD hinterher beim Mainboard.

 

[DevPandi]

Achso, genauso wie du auch hier gelesen hast das Meteor Lake für Desktop rauskommt. Total gefiltert! Du machst dir selbst was vor

Du hast die News und den Bericht aber gelesen dazu?
https://www.computerbase.de/2023-09...el-meteor-lake-kommt-fuer-notebooks-und-aios/
https://www.computerbase.de/2023-09/intel-meteor-lake-architektur-details/

CB stellt sogar richtig, dass Meteor Lake nicht für den klassischen Desktop kommt und wenn dann in Form von Nuc/MiniPCs, was hier aber auch erwähnt wird.

 

[ETI1120]

Das hilft sicherlich beim Gaming, aber neu ist das nicht, Meteor Lake verfolgt den selben Ansatz und kommt in wenigen Monaten.

Warten wir in Ruhe ab, was das Design von Meteor Lake tatsächlich bringt.

Es gibt von Sam Naffziger einen Artikel in der er die Designentscheidungen, die zum Chiplet auf Substrat geführt haben, umreisst. Er hat dargelegt, dass es für eine CPU MCM ausreichend ist. Bei Zen 3 und Zen 4 wurde das MCM beihalten.

Ich finde dieses ganze herumreiten auf den Latenzen hinter dem L3-Cache fragwürdig. Die Frage ist, wie stark wirken sie sich überhaupt aus.

Wenn AMD tatsächlich bei Zen 6 die CCDs per Hybrid Bonding mit dem IOD verbinden sollte, wären die elektrischen Eigenschaft erheblich besser als es bei einem Ansatz mit Microbumps und Interposer wie bei Meteorlake möglich ist.

Siehe oben, ich hatte mich irgendwie vertan und dachte Intel hätte auch 6 ALUs. Aus der Kepler Bubble war vor ~2 Monaten zu hören, ZEN5 wäre im Singlethread >30% vor Raptor Lake Refresh. Das würde 40%+ IPC entsprechen und kam mir einfach seltsam vor. Könnte ja dann doch sein.

Ich habe mich bei Zen 4 aus der ganzen Performancediskussion herausgehalten und werde es auch diesmal tun. Ich habe keinen Einblick was AMD tut und viel zu wenig Ahnung davon wie sich die Änderungen auswirken. Also läuft es sehr schnell darauf raus, dass man sein eigenes Wunschdenken projiziert.

IMO gibt es die Regel, dass die die es wirklich wissen die Klappe halten und dass hauptsächlich die reden die es nicht genau wissen.

Bei Kepler sollte man immer die RDNA 3 Geschichte im Hinterkopf behalten. Kepler war keiner von denen die den Hypetrain befeuert haben. Kepler hat den Großteil der Leaks durch genaues Lesen der Linuxtreiber erhalten. IMO hat Kepler bei vielen Funktion gar nicht verstanden was es eigentlich bedeutet. AFAIR hat Kepler keine Verbindung zwischen Dual Vector Instruction und der angeblichen Verdoppelung der Shader je CU erkannt. Das Geflenne in den ersten Tweets als klar war dass Navi 31 nicht an die 4090 rankommt, ist Zeichen genug, dass Kepler keine internen Informationen hat. Also weiß Kepler es auch bei den CPUs nicht wirklich.

Und so halte ich einiges von dem was rausposaunt wird für pures Wunschdenken.

Wobei ich dann AMDs Linie nicht verstehe. Erst den Kern ewig schmal halten um die Fläche auf einem Minimum halten, dann jetzt alles riesig aufblasen in einer Gen.

Und hier kommen wir wieder zum Punkt, wie glaubwürdig sind die Informationen?

AMD selbst hat gesagt, dass sie die issue wide erhöhen wollen. Hat aber keine Hinweise gegeben was genau sie machen. Mehr ALUs ergeben nur dann einen Sinn wenn sie ausgelastet werden können und die Taktfrequenz gehalten werden kann. Um die mehr an ALUs auszulasten muss auch das Front end aufgeblasen werden. Und dies scheint entsprechend der Werte aus dem Leak nur bedingt zu erfolgen.

Die "3 Ps" Performance, Power und Price sollen bei ZEN5 deutlich steigen, kam auch aus demselben Thread bei X.

So was kann man nur an ein paar Gamer und vielleicht bei HPC verkaufen. Notebook, Mainstream Desktop, Server und Embedded müsste man dann komplett mit Zen 5c bedienen. Dies würde aber bedeuten, dass Zen 5c sich erheblich mehr von Zen 5 unterscheiden müsste als Zen 4c von Zen 4.

AMD hat die neuen Kerne Zen genannt, weil das grundlegenden Designprinzip von Zen Ausgewogenheit ist. Warum sollte sich AMD ohne Druck von diesem Designprinzip verabschieden? IMO würden Mike Clark und Mark Papermaster nie im Leben ein unausgewogenes Design absegnen. Forrest Norrod und Dan McNamarra würden im Dreieck springen wenn ihnen der Nirvana Core die TCO versauen würde.

Für mich wirkt das ganze so wie das Drehbuch der 7. und 8. Staffel von Game of Thrones. Tyrion der in den Büchern als kluger und klar denkender Stratege beschrieben wird, macht plötzlich Anfängerfehler auf Anfängerfehler.

Und das alles bei mehr oder weniger selbem Prozess.

AFAIR warst Du doch immer einer derjenigen, die mit Verweis auf N4P und N4X gesagt haben N3 bringt nichts. N4X zu verwenden halte ich für unsinnig.

TSMC bewirbt N4P im Vergleich zu N5 wie folgt:

• 11 % mehr Performance bei gleicher Power
• 22 % weniger Power bei gleicher Performance
• 6 % höhere Transistordichte

Üblicherweise werden die Werte mit Arm-Cores ermittelt, deshalb ist es möglich, dass die Zen-Cores andere Werte liefern. Außerdem ist unklar wie sich die Tweaks auswirken, die AMD zusammen mit TSMC macht hat.

Eigentlich hätte ich erwartet, dass AMD mit Zen 5 auf den 5 nm Node bleibt. Aber AMD ausdrücklich gesagt dass Zen 5 in 4 nm und in 3 nm kommt.

IMO ergibt es keinen Sinn mit den monolithischen APUs auf 3 nm zu gehen. Sie haben viel zu viel IO IP an Bord, diese skaliert nicht. Die Frage ist auch, ob alle für die APUs erforderlich IP bereits für 3 nm verfügbar ist.

Bei den CCDs selbst sehe ich keine grundsätzlichen Hindernisse. N3E ist seit Anfang dieses Jahres fertig, und TSMC kündigt den Start der HVM für Ende 2023 an.

Die Verfügbarkeit von TSMC SoIC für 3 nm könnte ein Faktor sein. Bei Turin und Ryzen 8000 ziemlich schnell nach dem Start den 3D V-Cache anbieten zu können hat definitiv Vorteile.

Die Standard ZEN4 Chiplets haben ja noch Spielraum bei der Dichte, siehe ZEN4c.

Die Zen 4 CCDs haben keinen Spielraum bei der Dichte, da die Zen 4 CCDs einen Taktbereich bis über 5 GHz abdecken müssen.

Zen 4c tauscht Effizienz und Fläche gegen Takt und ist somit im Gegensatz zu Zen 4 deutlich in den Anwendungsfeldern beschränkt. Ob sich AMD mit Zen 4c in neue Anwendungsfelder traut, die Zen 4 bisher verschlossen waren, müssen wir abwarten.

ZEN5 wird wahrscheinlich in der Standard Version schon auf die maximale N4 Dichte gehen müssen, deshalb auch ZEN5c auf N3.

Zen 5 kann nicht auf die maximale Dichte gehen, weil Zen 5 einen hohen Takt erreichen muss.

Wikllkürliches Zahlenspiel: 20 % mehr IPC bei 20 % weniger Frequenz läuft nun Mal auf 0 % Performcesteigerung raus. Und wenn man die Power hochprügeln muss um die Frequenz zu halten, hat man in den wichtigen Märkten verloren. Es sind eigentlich nur ein paar Gamer denen die Effizienz egal ist.

Zen 5c auf N3E hätte die Vorteile, dass mit FIN-Flex mehr Flexibilität beim Trade-Off Fläche & Power vs Frequenz bietet. Aber eigentlich wäre es auch für Zen 5 ganz nett, wenn man beim Trade-Off Performance & Power vs Fläche mehr Flexibilität hätte.

 

[Alesis]

Das Problem mit dem Chipsatz ist, dass bei AMD die Chipsatzanbindung mit nur 4 lanes extrem begrenzt ist, Intel hat hier grob ne 8 lane Anbindung.

Das Problem ist aus meiner Sicht, dass es dir sehr wichtig ist, AM5 massiv schlecht zu schreiben und obendrauf auch noch falsche Angaben machst.
Machst du dies bewusst, oder ist es dir nicht möglich die Fakten anzusehen, bevor du deine Einlassungen hier verbreitest?
Intel 8x PCI-E 4.0 zum Chipsatz, AMD 4x PCI-E 5.0 zum Chipsatz

 

[duskstalker]

auch noch falsche Angaben machst.
Machst du dies bewusst, oder ist es dir nicht möglich die Fakten anzusehen, bevor du deine Einlassungen hier verbreitest?
Intel 8x PCI-E 4.0 zum Chipsatz, AMD 4x PCI-E 5.0 zum Chipsatz

bevor du dich mit sowas hier blamierst, hättest du lieber mal deinen Ratschlag selber befolgt. Chipsatzanbindung auf am5 600 series ist pcie 4.0.

https://www.computerbase.de/2022-10/chipsaetze-ryzen-7000-amd-x670e-x670-b650e-b650-vergleich/

 

[DevPandi]

Ich finde dieses ganze herumreiten auf den Latenzen hinter dem L3-Cache fragwürdig.

Im Endeffekt ist es in den meisten Szenarien egal. Viele Anwendungen, die massiv parallelisiert werden können, reagieren so gut wie garnicht auf diese Latenz, weil die Kerne weitgehend unabhängig arbeiten.

Die Anwendungen, die „profitieren“ würden, haben in der Regel andere Probleme dann und die bis zu 50 ns an Latenz zwischen den CCX kann man durch geschicktes Programmieren umgehen.

Zum Beispiel, in dem man die benötigten Daten bereits anfordert, bevor man sie braucht und die Wartezeit dann für andere Berechnungen nutzt, die man bis dahin ausführen kann.

Damit wird die Wartezeit reduziert und es fällt nicht so sehr ins Gewicht.

Genau so könnte man mit Datenstacks arbeiten, in dem die Threads ihre Daten schieben und abholen.

Also: Nichts, was man nicht lösen könnte.

Die Frage ist, wie stark wirken sie sich überhaupt aus.

Und damit: es hat keine wirkliche Relevanz. Bei Spielen könnte es sich etwas auswirken, aber auch das kann man lösen.

IMO hat Kepler bei vielen Funktion gar nicht verstanden was es eigentlich bedeutet

Man hat ja gesehen, was für eine Aufregung es gab mit dem Shader-Prefetching.

Und dies scheint entsprechend der Werte aus dem Leak nur bedingt zu erfolgen.

Vermutlich geht es wie bei Intel auf einen 6-Wide Decoder. Aber am Ende: man wird abwarten müssen.

Die Gerüchte hier sind „interessant“ und mehr nicht. Es passt einiges nicht zusammen.

Zen 5 kann nicht auf die maximale Dichte gehen, weil Zen 5 einen hohen Takt erreichen muss.

Wenn sie Takt haben wollen, nein, dann sollten sie das auf keinen Fall machen.

Zen5c wird wieder maximal möglich gepackt, bei Zen 5 werden sie bei der Modularbauweise bleiben und Takt ermöglichen.

Wikllkürliches Zahlenspiel: 20 % mehr IPC bei 20 % weniger Frequenz läuft nun Mal auf 0 % Performcesteigerung raus.

Die Frage ist am Ende, wie viel Takt sie wirklich opfern. Bei 10 % würde man aber schon wieder auf 5 GHz zurück fallen.

Am Ende wird man mal warten müssen. Auch hier: sollte AMD 20 % IPC gewinnen dafür aber 5 - 10 % Takt opfern, hat man am Ende nicht viel gewonnen.

Die bisherigen Infos zeichnen kein gutes Bild von Zen 5. Ich hoffe, dass das nur Gerüchte bleiben und AMD etwas besser abschneidet.

 

[ETI1120]

Das bedeutet aber nicht, dass sie auf dem gleichen Sockel bleiben, eher im Gegenteil.

Was ich damit ausdrücken wollte ist, dass es keinen Zen 5 Refresh geben wird.

Wir werden sehen ob AMD zum Abstand zwischen den Releases von 15 bis 18 Monate zwischen den Releases zurückkehrt oder ob sich der Abstand auf 21 bis 24 Monate erhöht. So etwas hat auf Dauer massive Folgen, weil man damit Entwicklungen des Marktes deutlich langsamer folgen kann.

Zen+ war ein notwendiger Zwischenschritt, weil es bis Zen 2 mit 7 nm zu lange gedauert hätte.

Zen 3+ als Kern gibt es nicht. Rembrandt wird als Zen 3+ bezeichnet, weil AMD das Powermanagement des SoC massiv verfeinert und damit verbessert hat. Warhol und alle Roadmaps, die ihn zeigen waren Fake.

Wenn wir uns Zen 3 und 4 anschauen war es ja auch so, dass Zen 3 einen neuen Kern gebracht hat und Zen 4 ein neues drumherum, eben auch einen neuen Sockel.

AM4 hat folgendes unterstützt:

• Bristol Ridge, die letzte APU die von der Bulldozer Architektur abstammt
• Zen, Zen+, Zen 2 und Zen 3
  Mit Zen 2 wurden die Chiplets eingeführt
• PCIe 3 und PCIe 4

AM5 bringt folgendes:

• DDR5 Anbindung,
• PCIe 5.0, inklusive 4 zusätzliche Lanes
• Eine Erhöhung der TDP von 105 W auf 170 W, es war diese Änderung die die Anzahl der Kontakte nach oben getrieben hat.

Die Annahme, dass Zen 5 im wesentlichen einen neuen Kern im nahezu gleichen Package wie Zen 4 bringt, während bei Zen 6 das Packaging umgebaut wird, ist daher naheliegend und deckt sich auch mit den Leaks. Und neues Packaging könnte eben einen neuen Sockel bedeuten.

Das sehe ich komplett gegensätzlich.

Das größte Manko von AM5 ist dass die Abmessungen im Sockel gleich geblieben sind aber die Anzahl der Kontakte massiv gestiegen ist. Die höhere Verbindungsdichte schränkt IMO die Platzierung der Chiplets ein. Mit derselben Packaging Technologie wird es IMO unmöglich mehr Dies im Sockel unterzubringen.

Wenn AMD wie im Leak behauptet auf 3D-Stacking gehen sollte wären die Beschränkungen hinfällig

• Das Substrat müsste nur noch die Verbindungen zu den Kontakten auf der unterseite bereit stellen und würde stark vereinfacht werden.
• da sich die Dies zumidest überlappen, wäre der Flächenbedarf erheblich geringen als bein Zen 4

Abgesehen davon kann es durchaus auch mal wieder einen echten Refresh geben wie seinerzeit die 3000XT, die Möglichkeit hat AMD natürlich auch, falls der Prozess entsprechend Reifen sollte.

Was das sollte ist mir bis heute nicht klar. Diese winzigen Taktsteigerungen als Refresh zu verkaufen war dreist.

Prozesse reifen auch nach Start der HVM noch ein bisschen, es gibt neue Maskenrevisionen, die erkannte Fehler beheben. So kann es sicher Verschiebungen beim Binning geben. Aber dass bei CPUs tatsächlich neue SKU entstehen so wie es noch vor 20 Jahren der Fall war ist heutzutage die Ausnahme.

 

[Philste]

Ich finde dieses ganze herumreiten auf den Latenzen hinter dem L3-Cache fragwürdig. Die Frage ist, wie stark wirken sie sich überhaupt aus.

Man kann das auch umgehen. Macht Intel ja auch, deswegen haben die großen Intel Kerne so große reorder Ressourcen. Sapphire Rapids hat über 40ns L3 Latenz und läuft trotzdem. Der Kern muss aber passend designt sein.

Wenn AMD tatsächlich bei Zen 6 die CCDs per Hybrid Bonding mit dem IOD verbinden sollte, wären die elektrischen Eigenschaft erheblich besser als es bei einem Ansatz mit Microbumps und Interposer wie bei Meteorlake möglich ist.

Ich gehe eher von COWOS aus als von komplettem 3D-Stacking

Dies würde aber bedeuten, dass Zen 5c sich erheblich mehr von Zen 5 unterscheiden müsste als Zen 4c von Zen 4.

Das wird allein schon durch den unterschiedlichen Prozess so sein. N4 für ZEN5 und N3E für ZEN5c halte ich schon für realistisch

AFAIR warst Du doch immer einer derjenigen, die mit Verweis auf N4P und N4X gesagt haben N3 bringt nichts. N4X zu verwenden halte ich für unsinnig.

Ist ja auch so, vor allem bei N3B. Der A17 Pro bestätigt das ja auch

TSMC bewirbt N4P im Vergleich zu N5 wie folgt:

• 11 % mehr Performance bei gleicher Power
• 22 % weniger Power bei gleicher Performance
• 6 % höhere Transistordichte

Und die 3te Zahl ist hier das Problem, wie soll man damit die Architektur so krass aufbohren ohne:
A: Die Die-Fläche deutlich zu erhören
B: Auf dichtere Libraries zu wechseln

IMO ergibt es keinen Sinn mit den monolithischen APUs auf 3 nm zu gehen. Sie haben viel zu viel IO IP an Bord, diese skaliert nicht. Die Frage ist auch, ob alle für die APUs erforderlich IP bereits für 3 nm verfügbar ist.

Sehe ich ganauso, die CPU-Z Leaks zu Strix Point zeigen auch 4nm an

Bei den CCDs selbst sehe ich keine grundsätzlichen Hindernisse. N3E ist seit Anfang dieses Jahres fertig, und TSMC kündigt den Start der HVM für Ende 2023 an.

N3B war HVM Ende 2022 und war jetzt im September in fragwürdigem Zustand erstmals für Endkunden erhältlich. Wäre seltsam, wenn es bei N3E anders laufen würde. Herbst 2024 im A18, AMD kommt da vor Anfang 2025 mMn nicht dran.

Die Verfügbarkeit von TSMC SoIC für 3 nm könnte ein Faktor sein. Bei Turin und Ryzen 8000 ziemlich schnell nach dem Start den 3D V-Cache anbieten zu können hat definitiv Vorteile.

Laut der wenigen aktuellen Stimmen scheint die Zeit zwischen non 3D und 3D bei ZEN5 wieder größer zu sein. Anfang Q2 2024 für non 3D, 3D nach Arrow Lake S.

Zen 5 kann nicht auf die maximale Dichte gehen, weil Zen 5 einen hohen Takt erreichen muss.

Dann muss man deutlich größere Dies in Kauf nehmen. Sowohl AD102 als auch das N31 GCD liegen jenseits von 120MTr/mm^2. Das können auch schon keine Performance Libraries sein. Anscheinend sind AMD und Nvidia jetzt schon gezwungen auf dichtere Bibliotheken zu setzen, da die N5 HP Libraries schon nicht mehr ausreichen. Würde micht nicht wundern, wenn AMD bei ZEN5 auch auf ~140MTr/mm^2 geht. Dann dürfte das CCD in etwa gleich groß bleiben im Vergleich zu N4. Hätte aber eben massive Nachteile bei Takt und Leistungsaufnahme.

 

[Thukydides]

Zen 5 und Zen 6 werden übrigens zu 100% mit DDR5 RAM kommen, denn Zen 6 wird auch ziemlich sicher gegen Mitte 2026 erscheinen und da ist DDR6 noch ganz weit weg.

Ich würde sogar sagen das zu 90% Zen 7 auch noch mit DDR5 RAM im Jahr 2028 erscheint, denn mit DDR6 wird erst um 2029 gerechnet. Es sind eigentlich immer min. 7 Jahre zwischen zwei RAM Generationen und bei DDR6 soll es etwas länger dauern.

Das wären dann 2021 + 7 = 2028 + 1 = 2029. Also ich rechne damit das erst Zen 8 2030 auf DDR6 setzten wird und dann auch damit der neue Sockel AM6 startet. Ist auch ein gutes Timming, dann ist DDR6 schon etablierter am Markt und nicht mehr extrem teuer. War ja sogar 2022 ein Problem und das obwohl DDR5 schon ein Jahr raus war.

Deshalb meine Prognose das 2028/2029 die letzten CPUs für AM5 kommen und 2030 dann mit AM6 + DDR6 + Zen 8 der neue Sockel gestartet wird.

 

[cypeak]

Chipsatzanbindung auf am5 600 series ist pcie 4.0.

ja, ABER.
am5 kann explizit 28 pcie 5.0 lanes bieten und amd spricht bei der chipsatzanbindung von "configured as pcie 4.0". es spricht nichts dagegen dass ein zukünftiger chipsatz hier mit pcie 5.0 angebunden werden kann.

abgesehen davon: 28 pcie 5.0 lanes bedeutet hierbei: 16 für gpu, 4 für chipset link und 8 für nvme (4 direkt für nvme und 4 als gpp) - dazu werden/können 4 der superspeed (10Gbps) usb ports direkt über die cpu geroutet.

aber ich finde auch so muss man erst usecases mehr oder minder konstruieren bei denen der chipset downlink an seine grenzen kommt. wir reden hier immerhin von einer 4x 2GB/s anbindung - selbst wenn man da 10GBit Lan nachrüstet und es ans maximum treibt, kommen wohl kaum mehr wie 1,25GB/s davon ab. das einzige was etwas kritisch werden kann ist die pcie 4.0 ssd die auf volldampf läuft (eine 5.0 "current gen" kann es da garnicht sein, da nicht unterstützt über den chipsatz)
in realität läuft aber eben nicht alles und gleichzeitig über diesen downlink - so ehrlich sollte man sich schon machen.

abgesehen davon ist das immer wieder die gleiche diskussion..mehr lanes, mehr lanes: der durchnittsconsumer braucht kaum das was vorhanden ist...die meisten systeme sind mit einer gpu, 1-2 ssd's bestückt und haben ein paar belegte usb ports; für poweruser des kalibers welches hier wirklich an die grenzen geht, sind sowieso die threadripper bzw HEDT platformen gedacht - die gibt es nicht umsonst.
ich wette für 99% der gamer sind die am5 systeme mehr als ausreichend dimensioniert und beiten deutlich mehr als das was bei den am4 plattformen möglich war - insofern finde ich wirklich dass man hier die kirche im dorf lassen kann...

 

[stefan92x]

Das sehe ich komplett gegensätzlich.
[...]
Wenn AMD wie im Leak behauptet auf 3D-Stacking gehen sollte wären die Beschränkungen hinfällig

Das sehe ich eigentlich auch so und glaube auch noch nicht an einen neuen Sockel. Aber wenn AMD am "Core-Uncore-Zyklus" festhält so wie früher Intel am Tick-Tock-Zyklus, dann wären eben Zen 6 oder Zen 8 die logischen Kandidaten für einen neuen Sockel.

Tatsächlich vermute ich sogar, dass der ziemlich fette IHS der aktuellen Zen 4-Prozessoren dem geschuldet ist, dass das Package eine Höhenreserve für zukünftige, 3D-gestackte Prozessoren beinhaltet.

 

[ArrakisSand]

Und die 3te Zahl ist hier das Problem, wie soll man damit die Architektur so krass aufbohren ohne:
A: Die Die-Fläche deutlich zu erhören
B: Auf dichtere Libraries zu wechseln

Wenn wir jetzt einmal davon ausgehen, dass bei Zen 5 alles mehr oder weniger (bis auf N4P) beim alten bleibt I/O, L3-Cache size (32MB) bzw. Zen 5 3D (+ 64MB N7) und sich lediglich die grösse des L1 / eventuell L2-Cache, 6 anstatt 4 ALU's und wider decoders (6 instruction/cycle decode rate?) etc. verändert.

Die Fläche eines Zen 4 CCD beträgt dabei 66,3 mm² (N5)

https://www.hwcooling.net/en/big-little-by-amd-Zen

Selbst wenn wir von einem worst case szenario ausgehen und sämtliche Kern bezogenen Komponenten um den Faktor 1.5 vergrößern (ausschließlich L2 der wird in Variante 1 von 1MB auf 2MB verdoppelt)
Core excluding L2 = 2.56mm² x 1.5 = 3.84mm² + L2 Region + CPL** = 1.04mm² (1MB L2) x 2 = 2.08mm² (2MB L2)

Berechnung mit 2MB l2-Cache:
3.84mm² + 2.08mm² = 5.92mm² x 8 = 47.36mm²
Die size CCD Zen4 = 66,3 mm² - 30.72 (8 x 3.84mm²) = 35.58mm²
47.36mm² + 35.58mm² = 82.94 mm² / 1.06 (6 % höhere Transistordichte N4P) = 78.25mm²

Berechnung mit 1MB l2-Cache (unverändert zu Zen4)
3.84mm² + 1.04mm² = mm² x 8 = 39.04mm²
Die size CCD Zen4 = 66,3 mm² - 30.72 (8 x 3.84mm²) = 35.58mm²
39.04mm² + 35.58mm² = 74.62 mm² / 1.06 (6 % höhere Transistordichte N4P) = 70.4mm²

Falls der L2-Cache am Ende bei 1MB beibehalten würde, wäre dies nur eine marginale Vergrößerung des Die Size und den Faktor 1.5 den ich veranschlagt habe, ist doch eher als worst case szenario zu betrachten.

Am Ende kann natürlich immer viel passieren und es kommt selten so wie gedacht, aber wenn ich eine Wette abgeben müsste, würde ich auf die Variante mit unverändertem 1MB L2 cache tippen, eine IPC Steigerung von ca. 30% sollte am Ende anhand der Daten möglich sein und auch das der Takt aufgrund des breiteren Ansatzes um 200 -300 MHz runter gehen soll scheint mir plausibel und dies bei so zu sagen unveränderter Fläche trotz nur N4P.

Auch bei den für Zen4/5 3D gefertigten 64 MB Cache-Chiplets* dürfte es sich ja weiterhin um N7-Chips handeln, die zwar nicht identisch, aber in einer ähnlichen Form bereits für Zen3 3D (5800X3D) verwendet wurden. Zen5 bzw. Zen5(3D) dürfte wenn nicht alles auf den Kopf gestellt wird trotz teurem N4P in Kombination mit N6 und N7 relativ günstig zu fertigen sein.

https://www.hardwareluxx.de/index.php/news/hardware/prozessoren/60562-zen-4-3d-v-cache-amd-verrät-weitere-details.html

*Der V-Cache ist ein einzelner 64-MB-Chip und relativ dichter als der normale L3, da er SRAM-optimierte Bibliotheken des 7-nm-Prozesses von TSMC verwendet. AMD weiß, dass TSMC mehrere gestapelte Chips verarbeiten kann, AMD spricht jedoch nur von einem 1-Cache. Zu diesem Zeitpunkt wird ein hoher Stack auf den Markt gebracht.
https://www.anandtech.com/show/1672...acked-vcache-technology-2-tbsec-for-15-gaming

**Chip Pervasive Logic.

 

[ETI1120]

Man kann das auch umgehen. Macht Intel ja auch, deswegen haben die großen Intel Kerne so große reorder Ressourcen. Sapphire Rapids hat über 40ns L3 Latenz und läuft trotzdem. Der Kern muss aber passend designt sein.

AMD hat ein schlankes auf Latenz optimiertes Design. Intel hat eine andere Philosophie

Das bisherige Designprinzip von AMD funktioniert seht gut, warum sollte AMD das über Bord werfen?

Aus dem Interview von Mike Clark mit anandtech, übersetzt per DeepL:

Ich denke, IPC bekommt den ganzen Ruhm! Ich nenne es das "Rad der Leistung", weil es vier Hauptfaktoren gibt: Leistung (IPC), Frequenz, Fläche und Power. In gewisser Weise sind sie alle gleichwertig, und man muss sie ausbalancieren, um ein gutes Design zu erhalten. Wenn man also eine wirklich hohe Frequenz anstrebt, aber die IPC unterdrückt, kann das zu einem wirklich schlechten Design und einer größeren Fläche führen. Wenn man sehr stark auf IPC achtet und dadurch viel Fläche und viel Strom verbraucht, kann das nach hinten losgehen. Das ist also der kritische Teil, wie wir schon sagten: Wir versuchen, die IPC zu erreichen, aber wir müssen sie so gestalten, dass die Transistornutzung sowohl in Bezug auf Fläche und Leistung als auch auf die Frequenz optimiert wird. Wir wollen einen Haufen Kerne einbauen und (wenn wir) einfach nur den IPC erhöhen und die Fläche vergrößern, dann machen wir keine wirklichen Fortschritte.​

​

Ich verstehe, das ist mein Job, und es ist der Job meiner leitenden Architekten, zu versuchen, das richtige Gleichgewicht zu finden. ...​

​

...​

​

Die Fähigkeit, diese 40 % IPC in einem effizienteren Design mit Zen zu erreichen - das war einer der ersten Knackpunkte, die wir ansprachen, aber wenn man 40 % mehr IPC hat, aber 40 % mehr Strom verbraucht, wird das nichts.​

​

...​

​

Ich hatte dieses jährliche Architektur-Meeting, bei dem wir alles besprechen, was gerade passiert, und bei einem dieser Meetings (ich werde nicht sagen, wann) sind das Team und ich Zen 5 durchgegangen. Ich habe viel gelernt, denn heutzutage komme ich als Verantwortlicher für die Roadmap nicht mehr so nah an das Design heran, wie ich es wünschte.​

...​

Ich gehe eher von COWOS aus als von komplettem 3D-Stacking

CoWoS-S wird als 2.5D bezeichnet weil der Interposer passiv ist.
Wenn der Interposer auch aktive Schaltkreise enthält redet man von 3D-Stacking.

TSMC verwendet CoWoS um Packages herzustellen, die größer als das Recticle Limit sind.
Als Verbindung zwischen IC und Interposer werden Microbumps verwendet.

Ich hatte auch ganz verdrängt dass TSMC als Billig-Alternative 3D-Stacking mit Micro Bumps anbieten wird. Es heißt TSMC SoIC-P und soll einen Pitch mit 18 bis 25 µm bieten. Wenn die Zahlen, stimmen wäre das deutlich besser als der Pitch im bisherigen Foveros (35 µm)

Um Die-to-Die-Verbindungen zu erreichen, die in den elektrischen Eigenschaften den Verbindungen on-Die entsprechen, können AFAIK keine Microbumps verwendet werden.

Auf der anderen Seite hast Du recht schon mit Zen 6 Hybrid Bonding zu verwenden wäre etwas früh.

Ist ja auch so, vor allem bei N3B. Der A17 Pro bestätigt das ja auch

Der A17 liefert keine Argumente für 3 nm.

Um mir eine Meinung zu bilden würde ich aber gerne genaue Benchmarks und Messungen ansehen.

Der A17 liefert so weit ich es mitbekommen habe, so gut wie keine IPC-Steigerung. Alles muss aus der Frequenz geholt werden. Und dies schlägt voll auf den Verbrauch durch, was bei einem Shrink nicht sein sollte.

Und die 3te Zahl ist hier das Problem, wie soll man damit die Architektur so krass aufbohren ohne:
A: Die Die-Fläche deutlich zu erhören
B: Auf dichtere Libraries zu wechseln

Du hast Option C weggelassen auf N3E zu gehen und neben dem Shrink mit FinFlex eine weiter Option zu haben, PPA auszubalancieren.
Option D ist MLID verbreitet eine Ente

Option B schließe ich aus.

Sehe ich ganauso, die CPU-Z Leaks zu Strix Point zeigen auch 4nm an

Dieses Leak halte ich für sehr fragwürdig, vor allem weil die Frequenzen offensichtlich falsch sind und auf den beiden Screens zwei verschiedene Größen für den L3-cache angegeben werden.

Aber es liefert interssante Ansätz zu erklären wie AMD die 12 Kerne organisiert. Die Angabe mit 4 nm halte ich für plausibel, aber ich sehe aus obigen Gründe das Leak für nicht als Bestätigung.

N3B war HVM Ende 2022 und war jetzt im September in fragwürdigem Zustand erstmals für Endkunden erhältlich.

Apple hat N3 abgenommen.

Bis die M3 Macs kommen dauert es auch nicht mehr lange. Dann wird es weitere Daten geben.

Wäre seltsam, wenn es bei N3E anders laufen würde.

Warum sollten die anderen Kunden auf einen teuren Prozess gehen, der nicht funktioniert?

Die Tape Outs sind erfolgt und die ersten Chips sollten bald durch die Qualifizierung laufen. Wenn TSMC tatsächlich 3 nm versaut hat und alle angelogen hat, bleibt dies nicht unter dem Deckel.

AMD kommt da vor Anfang 2025 mMn nicht dran.

Es gibt die ganz klare Aussage von TSMC, dass mehr Kunden als bei 5 nm im zweiten Jahr dabei sind.
Und warum AMD als einer der größten Kunden und als Vorzeigepartner nicht an N3E kommen sollte, erschließt sich mir nicht.

Außerdem kommen wir nun zum Eingemachten:

• Im Frühjahr hat MLID behauptet Turin Dense kommt als erstes und nach dieser Server Roadmap Bild 5 wäre dies ganz klar noch in 2024. In der Tonspur soll er gesagt haben AMD strebt an Sierra Forrest zuvorzukommen. Außerdem hat er damals behauptet (eine andere Folie) dass AMD erst 2025 auf 3 nm wechseln wird.
• Im aktuellen Leak behauptet er nun ausdrücklich dass zen 5c in 3 nm kommt.

Wie gesagt hatte ich mir das Interview von MLID mit Daniel Nenni angesehen. Das Interview kam ziemlich direkt nach dieser angeblichen Server Roadmap raus.

Im Laufe des Gespräches kam MLID auf die Geschichte zu sprechen, dass AMD erst 2025 auf 3 nm wechselt. Daniel Nenni hat MLID widersprochen. Daniel Nenni darf das, da AMD selbst angekündigt hat Zen 5 mit 3 nm zu bringen. Ich denke dieses Interview ist einer der Gründe warum MLID die Aussagen anpasst.

MLID ist schon in der Szene vernetzt, nur wird ihm niemand interna erzählen, da sie wissen, dass er sie hinausposaunt. Aber er bekommt schon mit wo er sich zu weit vorgewagt hat.

Laut der wenigen aktuellen Stimmen scheint die Zeit zwischen non 3D und 3D bei ZEN5 wieder größer zu sein. Anfang Q2 2024 für non 3D, 3D nach Arrow Lake S.

Da sind wir wieder beim Thema, die die es wissen erzählen nichts, die die darüber reden wissen nichts genaues. Du erinnest dich sicher noch die Debatte wann die 7000X3D kommen. Da haben viele dieser Schlauberger behauptet, die kämen noch 2022. Dabei war offensichtlich, dass dies unmöglich ist, da die HVM von TSMC SoIC für 5 nm erst zum Jahreswechsel 2022/2023 angekündigt war. Ihr einziges "Argument" war eine einzige aus den Kontext gerissene unglückliche Formulierung vom FAD 2022.

Die einzigen Angaben die ich habe zeigen die HVM von TSMC SoIC für 3 nm für Ende 2023. Aber diese Folie ist alt und hat die HVM für TSMC SoIC für 5 nm

Dann muss man deutlich größere Dies in Kauf nehmen. Sowohl AD102 als auch das N31 GCD liegen jenseits von 120MTr/mm^2

AD102 hat lt. TPU eine Trnsistordichte von 125,3 M/mm²
Navi 31 GDC kommt auf eine Transistordichte von 150,2 M/mm²

Du kannst AD102 und N31 nicht in einen Topf werfen, da AD102 auch sehr viel IO on Die hat.

N31 ist nicht dafür bekannt die Erwartungen an den takt erfüllt zu haben.

Das können auch schon keine Performance Libraries sein. Anscheinend sind AMD und Nvidia jetzt schon gezwungen auf dichtere Bibliotheken zu setzen, da die N5 HP Libraries schon nicht mehr ausreichen.

GPUs und CPUs haben andere Anforderungen an die Frequenzen.

Ich kenne mich im Chip Design nicht aus, deshalb enthalte ich mich hier Aussagen darüber wer welche Libraries verwendet.

... Hätte aber eben massive Nachteile bei Takt und Leistungsaufnahme.

Und genau deswegen ist das Entwerfen von CPUs eine schwierige Aufgabe.

Ergänzung (1. Oktober 2023)

Aber wenn AMD am "Core-Uncore-Zyklus" festhält so wie früher Intel am Tick-Tock-Zyklus, dann wären eben Zen 6 oder Zen 8 die logischen Kandidaten für einen neuen Sockel.

Ich kann nicht nachvollziehen was der Entwicklungszyklus der Kerne an sich mit dem Packaging zu tun haben sollen.

Ich sehe 2 plausible Gründe:

• DDR 6 oder das was statt dessen kommt, löst DDR 5 ab
• Die Bandbreite von 2 Speicherkanälen reicht für die Anforderungen im Desktop nicht mehr aus.

Tatsächlich vermute ich sogar, dass der ziemlich fette IHS der aktuellen Zen 4-Prozessoren dem geschuldet ist, dass das Package eine Höhenreserve für zukünftige, 3D-gestackte Prozessoren beinhaltet.

Ja diesem Impuls bin auch ich erlegen.

Das kann man jedoch ausschließen.

1. Die Dies werden bis auf eine Dicke von 20 µm abgeschliffen.
2. Das Strukturelle Silizium auf das die Dies montiert werden ist entsprechend der Die-Höhe schlanker, so dass sich an der gesamten Höhe nichts ändert.

Ich habe mir die Sockel von AM4 und AM5 nicht näher angesehen, ich gehe davon aus, dass die ganze Sache eher damit zu tun. Also dass es ein nebeneffekt kompatibel zu den Kühlern zu bleiben.

 

[Philste]

Das bisherige Designprinzip von AMD funktioniert seht gut, warum sollte AMD das über Bord werfen?

Das liegt aber zu einem guten Teil auch an dem 8-Kern-CCX. Ich denke bei einer Erweiterung des CCX auf mehr Kerne muss sich AMD entweder vom Ringbus oder von der Niedrig-Latenz-Sache verabschieden. Ich denke eher es gibt ein neues Cache-System. Da gab es ja auch schon Gerüchte zu, Stichwort Ladder Cache.

Im Frühjahr hat MLID behauptet Turin Dense kommt als erstes und nach dieser Server Roadmap Bild 5 wäre dies ganz klar noch in 2024.

Das hab ich schon damals stark bezweifelt. Erstens eben wie von dir gesagt aufgrund von N3. Zweitens baut die c Architektur auf der normalen auf und nicht andersrum. Ein guter Teil des Shrinks resultiert ja daraus, dass man die einzelnen Komponenten des Kerns nicht mehr so strikt trennt. Das kann aber nur funktionieren, wenn das alles schon in einer funktionierenden Form (im normalen Kern) existiert. Drittens dann alleine noch der Fakt, dass Bergamo deutlich nach Geboa kam, warum sollte der Bergamo Nachfolger jetzt so früh kommen?

Ich glaube auch einfach nicht, dass AMD vor Anfang 2025 an N3E kommt. Bei N3B hat es vom angeblichen HVM Start ein 3/4 Jahr gedauert, bis Apple was gebracht hat. Wäre seltsam, wenn Apple bei N3E jemand anderem den Vortritt lassen würde. Das realistischste scheint mir zu sein, dass der A18 im Iphone 16 Pro im Herbst 2024 das erste Produkt mit N3E ist, alle anderen dürfen dann ein halbes Jahr später liefern.

 

[stefan92x]

Ich kann nicht nachvollziehen was der Entwicklungszyklus der Kerne an sich mit dem Packaging zu tun haben sollen.

Technisch eigentlich gar nichts. Aber wir sehen dieses Muster bei Zen bis Zen 4, und nach dem Artikel unter dem wir hier diskutieren bis mindestens Zen 6. Und es wäre organisatorisch und finanziell nachvollziehbar, dass AMD einfach entweder die Mikro- oder die Makroarchitektur beim Generarionswechsel über den Haufen werfen kann, aber nicht unbedingt beides gleichzeitig.

 

[ETI1120]

Zen 5 und Zen 6 werden übrigens zu 100% mit DDR5 RAM kommen, denn Zen 6 wird auch ziemlich sicher gegen Mitte 2026 erscheinen und da ist DDR6 noch ganz weit weg.

Auf den Servern herrscht enormer Bedarf nach mehr Bandbreite. Es gibt zwei Möglichkeiten darauf zu reagieren:

• mehr Speicherkanäle bereitstellen
• Die Bandbreite je Speicherkanal zu erhöhen, im klartext DDR 6 einzuführen

Das gerücht zu den bis zu 16 Speicherkanälen bei Zen 6 Epyc, ergibt nur dann einen Sinn wenn bis dahin kein Nachfolger für DDR 5 bereitsteht

Ich würde sogar sagen das zu 90% Zen 7 auch noch mit DDR5 RAM im Jahr 2028 erscheint, denn mit DDR6 wird erst um 2029 gerechnet. Es sind eigentlich immer min. 7 Jahre zwischen zwei RAM Generationen und bei DDR6 soll es etwas länger dauern.

Das wären dann 2021 + 7 = 2028 + 1 = 2029. Also ich rechne damit das erst Zen 8 2030 auf DDR6 setzten wird und dann auch damit der neue Sockel AM6 startet.

Grundlegende Standards der IT werden erneuert, sobald absehbar ist dass die Standards neue Anforderungen nicht mehr abdecken. Das Ausarbeiten neuer Standard benötigt Zeit, da im Standardiersungsprozess neue Technik entwickelt und validiert werden muss.

Die regelmäßigen Intervalle lassen sich dann so erklären, dass mit dem abschließen der einen Zyklus der neue begonnen wird.

Wenn dann so wie nach PCIe 3.0 absehbar ist, dass der Standard die nächsten Jahre ausreicht, dann lässt man das ausarbeiten des neuen Standards ruhen.

Durch mehr Speicherkanäle gibt es eine zweite Option die Bandbreite zu erhöhen, trotzdem müsste ganz dringend an DDR6 gearbeitet werden. Denn die Nachfrage nach mehr Bandbreite, die inzwischen die Entwicklung von PCIe antreibt, betrifft auch den Hauptspeichers.

Aber es gibt wohl Probleme. Es fängt IMO bei den Speicherzellen an und betrifft auch die DIMMs. Ich halte es nicht für einen Zufall, dass sich das Komitee das die Standards ausarbeitet momentan mit CAMM beschäftigt.

Ergänzung (1. Oktober 2023)

Und es wäre organisatorisch und finanziell nachvollziehbar, dass AMD einfach entweder die Mikro- oder die Makroarchitektur beim Generarionswechsel über den Haufen werfen kann, aber nicht unbedingt beides gleichzeitig.

Das hat etwas für sich, und erklärt warum AMD mit Ryzen 7000 auf AM5 gewechselt ist. Zen 5 kann damit auf eine ausgereifte Plattform ziehen.

Auf dem Server allerdings hatte AMD keine andere Wahl als auf DDR5 zu wechseln. Genoa wäre mit DDR4 nicht konkurrenzfähig gewesen. Für Ryzen 7000 war es eben das Pech dass Intel Sapphire Rapids so weit nach hinten geschoben hat.


Allerdings war der eigentliche Trigger für den Wechsel von AM4 auf AM5 die Verfügbarkeit von DDR5.

 

[stefan92x]

Allerdings war der eigentliche Trigger für den Wechsel von AM4 auf AM5 die Verfügbarkeit von DDR5.

Schon richtig, aber ohne Zen 4 und den entsprechenden IO-Die hätte AMD halt auch kein passendes Produkt dafür gehabt. Da wird AMD schon die Roadmap passend abgestimmt haben, damit Zen 4 / AM5 / DDR5 / PCIe 5.0 als Paket auf den Markt kommt.

 

[foofoobar]

Ist ja auch so, vor allem bei N3B. Der A17 Pro bestätigt das ja auch

Oder Apple hat tief in den Eimer mit der braunen Masse gegriffen.
Von einem möglicherweise verkackten Design auf den Prozess zu schließen ist etwas gewagt.

Ergänzung (1. Oktober 2023)

abgesehen davon: 28 pcie 5.0 lanes bedeutet hierbei: 16 für gpu, 4 für chipset link und 8 für nvme (4 direkt für nvme und 4 als gpp) - dazu werden/können 4 der superspeed (10Gbps) usb ports direkt über die cpu geroutet.

Für GPUs reicht auch PCIe5*8.

Ergänzung (1. Oktober 2023)

Ein guter Teil des Shrinks resultiert ja daraus, dass man die einzelnen Komponenten des Kerns nicht mehr so strikt trennt. Das kann aber nur Funktionen, wenn das alles schon in einer funktionierenden Form (im normalen Kern) existiert.

Kannst du mir das erklären?