News 3D V-Cache Technology: AMD stapelt L3-Cache bei Ryzen auf 192 MByte

[0x8100]

@TomH22 @mae ihr habt natürlich recht, dass es das auch heute noch - allerdings integriert - gibt. @Stuffz wollte aber noch einen klassichen chip wie früher dazustecken

 

[andi_sco]

Dass die 64MB soviel Platz brauchen wie die 32MB auf dem CCD, koennte auf Tags auf dem CCD hindeuten

Stand das nicht sogar im Artikel?
Aufgrund der Verwaltung ist der 32 MB On DIE genauso groß, wie der 64 MB Cache, der "nur" aufgeschnallt wird.

 

[Knuddelbearli]

Ich hätte aber gar nicht gedacht, dass mehr Cache doch noch soviel bringt.

Broadwell schon vergessen?

 

[BAR86]

Ich finde das nicht so ähnlich. Bei Broadwell war es 2D und L4 Cache.

ich meinte: große Mengen zusätzlicher Cache als Beschleuniger. Das Verfahren ist ein snderes, stimmt.

Ergänzung (2. Juni 2021)

Ist mir bekannt, aber AMD holt jetzt "erst" damit noch mehr aus seinen aktuellen Chiplets heraus.

ich finfs super, weil damit auch Intel wieder in diese Trickkiste greifen wird und wir in den nächsten Jahren große Caches bei beiden Herstellern sehen werden

 

[JohnVescoya]

Was ich richtig spannend finde: Das SRAM Stacking bei Zen3+ sollte doch problemlos auf RDNA umgesetzt werden können.

AMD hat den Infinity Cache mit 128mb garantiert als Vorbereitung für stacked SRAM eingeführt. Die Hitrate bei 4k bei den 128mb on-Die beträgt ja 62%, wenn durch Stacking der I$ auf 512mb erhöht werden kann, dann liegen wir bei ca 90-95% Hitrate unter 4k. Heißt, die richtige Revolution durch Stacked SRAM kommt in der nächsten GPU Gen von AMD

 

[M-7MkF7-D]

Cache me if you can AMD, ihr kleinen Hochstapler.

Klingt jedenfalls besser als die letzten XT-Modelle.
Ich werde zwar vorerst beim 3700X bleiben, aber mal gucken wieviel Cache...ähm Cash AMD für die CPUs überhaupt haben will.

Allgemein habe ich subjektiv das Gefühl, dass hier früher (Zen2) der Tenor eher war, lieber zu AMD greifen, da es auf die letzten paar Prozentpunkte Gamingleistung gar nicht ankomme (besonders unter höheren Auflösungen), jetzt aber alle sofort upgraden müssen. Die 5000er gingen am Anfang selbst zu überhöhten Preisen weg wie nix.

 

[jemandanders]

Ich hoffe AMD erbarmt sich und bringt auch einen 6 oder 8 Core mit min. 128 MB Cache für AM4

Du meinst sicherlich 96 MB.
Wer will das aber bezahlen, wenn man mal einen >rein hypothetischen< Mehrpreis von nur 50€ per Cache Chiplet ansetzt.
Bei einem 12 und 16 Kerner fällt das weniger ins Gewicht wie bei 6 Kernen. Die Leut waren ja so schon am weinen, das der 6er 300 kosten sollte. Würdest Du einen für 350 UVP kaufen wollen?
Ich nicht.

Das SRAM Stacking bei Zen3+ sollte doch problemlos auf RDNA umgesetzt werden können.

Hast die Patente letztens nicht gelesen?
Das wird als zusätzliche Verbindung der GPU-Chiplets und Cache benutzt.

 

[w0mbat]

Du meinst sicherlich 96 MB.
Wer will das aber bezahlen, wenn man mal einen >rein hypothetischen< Mehrpreis von nur 50€ per Cache Chiplet ansetzt.
Bei einem 12 und 16 Kerner fällt das weniger ins Gewicht wie bei 6 Kernen. Die Leut waren ja so schon am weinen, das der 6er 300 kosten sollte. Würdest Du einen für 350 UVP kaufen wollen?
Ich nicht.

Ich kann natürlich nichts über die Preisgestaltung von AMD sagen, aber ein 36mm² SRAM-Die in 7nm TSMC sollte so 5-6€ in der Herstellung kosten.

 

[Zwirbelkatz]

Die 5000er gingen am Anfang selbst zu überhöhten Preisen weg wie nix.

Vermutlich gehört da ein wenig Wasser in den Wein. Überlegt man sich, wie häufig "man" in der Goldgräberzeit der Core2Duos von E2200 auf E5200 auf E8400 usw. gewechselt hat - und dann kam GTAIV um die Ecke und forderte quasi durch die Blume einen Quad - so waren die vielen Schritte zuvor dennoch von recht überschaubarem Nutzen.

Wenngleich diese Neuerung, käme sie für AM4, eine unerwartete und bemerkenswerte Steigerung darstellt, so wird die Entwicklung augenscheinlich noch eine Weile in zügigem Tempo anhalten.

 

[Sun-Berg]

Ich glaube ich werde vom AM4 early adopter zum AM5 early adopter.

 

[jemandanders]

Ich kann natürlich nichts über die Preisgestaltung von AMD sagen, aber ein 36mm² SRAM-Die in 7nm TSMC sollte so 5-6€ in der Herstellung kosten.

Womit wir beim Thema Kalkulation wären.
Bisher hat sich bei mir der Preis eines jeden zugekauften Teiles bis zum Endkunden noch immer verfünf- bis versiebenfacht.
Und ob TSMC ihre neue, tolle Technologie für $6 abgibt? Ich habe da so meine Zweifel?

 

[mae]

Die Frage ist doch, wie groß ist er? Nicht in mm² sondern in Bit.

Fuer Zen3 zeigt mir der Linux-Kernel physische Adressen von 48-bit an. Die unteren [edit] 21 bits davon braucht man im Tag nicht zu speichern (weil Cache-Lines [edit] im 16-Wege-assoziativen L3 nur (vereinfacht gesagt) an Vielfachen von 2MB liegen koennen), das ergibt also [edit] 27 bits an Tags; dazu noch vielleicht 3 Bits an MOESI-Information, macht 30 bits pro Cache line. Die Daten belegen 512 bits (64 bytes), die Tags brauchen also 6% der Bits des Datenteils des Caches.

Ergänzung (2. Juni 2021)

Stand das nicht sogar im Artikel?
Aufgrund der Verwaltung ist der 32 MB On DIE genauso groß, wie der 64 MB Cache, der "nur" aufgeschnallt wird.

Da steht eben nicht, dass das die Tags sind. Kann auch, wie von mir spekuliert, die Leitungen und Treiber sein.

 

[M-7MkF7-D]

Vermutlich gehört da ein wenig Wasser in den Wein. Überlegt man sich, wie häufig "man" in der Goldgräberzeit der Core2Duos von E2200 auf E5200 auf E8400 usw. gewechselt hat - und dann kam GTAIV um die Ecke und forderte quasi durch die Blume einen Quad - so waren die vielen Schritte zuvor dennoch von recht überschaubarem Nutzen.

Ja von den Pentiumvarianten hatte ich auch mehrere, allerdings alle erst gebraucht gekauft. Mein erster Quadcore war dann ein I5-3570.

Sockel A hatte ich auch einige CPUs und Boards. War sicherlich auch nicht immer wirklich sinnvoll.

Kann mich bei dem Eindruck natürlich auch täuschen und es ist eher die Klientel, die sowieso immer das Neueste will, oder halt schon eine ganze Weile gewartet hat. Kommt mir halt so vor.

 

[flappes]

Du meinst sicherlich 96 MB.
Wer will das aber bezahlen, wenn man mal einen >rein hypothetischen< Mehrpreis von nur 50€ per Cache Chiplet ansetzt.
Bei einem 12 und 16 Kerner fällt das weniger ins Gewicht wie bei 6 Kernen. Die Leut waren ja so schon am weinen, das der 6er 300 kosten sollte. Würdest Du einen für 350 UVP kaufen wollen?
Ich nicht.

Die Preise für den 6 Kerner müssen fallen, aktuell hat intel bis 300 Euro einfach die besseren Angebote. Und ewig wird AMD die 3xxx auch nicht mehr verkaufen.

Standard 6C ein gutes Stück günstiger, dafür den Performance 6C mit Cache für den jetzigen Preis, dann passt das Preis-/Leistungsgefüge.

Oder 8C fällt auf den jetzigen 6C Preis, dafür gibt es dann einen 8C + Cache.

Nur für 12/16C die Cache-Version zu bringen ist halt preislich ne andere Liga.

 

[latiose88]

Hier lerne ich echt noch vieles dazu und dank so manchem hier habe ich die mips in 7zip gefunden wo ich ja als vergeleich hahen wollte.
Nun weis ich auch warum welchr geschrieben haben das man das nicht so gut miteinander vergleichen kann auch. Nun weis ich was in so einem 32 kerner wirklich in sich steckt. Und dem werde ich echf nicht gerecht. Ich lerne sehr gerne noch mehr dszu. Und auch nen dank für die info mit ipc braucht mehr vom. L1 cache.wie gesagt sowas wusste ich noch nicht vorher.

 

[[wege]mini]

die Tags brauchen also 9% der Bits des Datenteils des Caches

Das ist doch schon einmal eine realistische Zahl. Die Tatsache, dass AMD explizit erwähnt, dass sie schon von Anfang an mit dem größeren Cache geplant haben und dafür auch schon vorgebaut haben, ergibt dann ein vernünftiges Bild von dem, wie sie ihr Produkt aktuell realisieren.

Zusätzliche Einheiten werden jedoch (laut AMD) nicht benötigt und der stacked Cache soll angeblich (laut AMD) reiner Cache sein.

Damit würden die von dir berechneten 9% noch kleiner werden.

mfg

 

[Baal Netbeck]

Und schon hat AMD zwei wichtige Punkte erläutert, die ich für kritisch gehalten hatte.

Der Die wird dünner gemacht, um die Kühlung weiterhin zu ermöglichen.

Und die Erweiterung in die 3. Dimension verändert die Latenzen des L3 kaum.

Das nenne ich gute Kommunikation.

 

[mae]

Damit würden die von dir berechneten 9% noch kleiner werden.

Die (Korrektur, siehe unten) 6% sind das Minimum. Weniger geht nur, wenn die Cache-Lines laenger werden, oder die Adressen kuerzer.

Sie muessen also auch Tags fuer die zusaetzlichen 64MB bereitstellen, entweder im Cache-Die (wovon ich ausgehe) oder schon auf dem CCD.

Ich muss mich bei den bits korrigieren: Der L3 des Zen3 ist nicht voll-assoziativ, sondern 16-Wege assoziativ und hat 2MB/Weg, d.h, die unteren 21 bits der Adresse muessen nicht gespeichert werden, und nur 27 bits + 3 bits fuer MOESI muessen gespeichert werden. Die Tags+MOESI-bits kosten also 6% der Daten-Bits.

 

[SsX1337]

AMD mausert sich zum absoluten Top-Unternehmen, wischt mit Intel und halb mit Nvidia den Boden... wenn die halt noch so billig wären wie vor ein paar Jahren. So oder so hervorragende Neuigkeiten.

 

[ZeroStrat]

Das nenne ich gute Kommunikation.

Sie haben sogar noch mehr Infos rausgegeben, die soweit ziemlich gut klingen. Kühlung, Energieverbrauch, Latenzen, alles im grünen Bereich. Und ich gehe davon aus, dass es auch stimmt.

Das ist eine Entwicklung, die mich begeistert. Kann es kaum erwarten, den Stuff zu testen. 👍 Im Übrigen kann man den 3D Cache im BIOS abschalten und somit ziemlich gute Vergleichstests machen.