News AMD Ryzen 7 9800X3D: Gerüchte über versteckten 3D-Cache und freien Multiplikator

[lynx007]

Was kein Ruhmesblatt für Intel ist

Und TSMC.... hat mich schon etwas gewundert. Weil das zusammenkleben über Si Bridge ja schon nicht billig ist aber effizent gilt. Und dann noch die "besser" Fertigung von TSMC, wo ich mich auch fragen, warum nicht "einfache" eine 15900k...

Aber es wird auch klar, warum die so ewigkeiten selber gefertigt haben und am monolith blieben. Weil sie es offensichltich nicht hätten besser machen können.

Auf der anderen Seite beindruckt es mich wie gut Zen1, Zen2, Zen3, Zen4 und Zen5 liefern konnte. Aber abzuwarten, ob die den Sprung von Zen5 auf Zen6 auch so sauber hinbekommen. Also wen sie dann auch anfangen das Zeug zusammen zukleben... aber bis dahin ist ja noch etwas zeit.

 

[SVΞN]

Ach, das ist schon quasi fix? Wäre nochmal ein großer Schritt bevor AM6 kommt.

Fix nicht, aber vieles deutet drauf hin, dass Ryzen X/1000 („Medusa“) mit Zen 6 („Morpheus“) mit bis zu 16 Kernen pro CCD kommt.

Dazu wird OpenSIL als neue offene Firmware wohl schon mehr mit einbezogen. Da wird aber EPYC wohl die ersten großen Schritte machen.

Stand jetzt, wird das auf dem Desktop noch auf AM5 passieren. Für EPYC sind auch 32C pro CCD vorstellbar.

 

[stefan92x]

Und dann noch die "besser" Fertigung von TSMC, wo ich mich auch fragen, warum nicht "einfache" eine 15900k...

Intels Fertigung hat seit Jahren in einer Hinsicht ein "Luxusproblem" (das hatten sie schon, als sie nicht von 14nm auf 10nm wechseln konnten, sondern mit Rocket Lake einen Backport des 10nm-Ice Lake für den Desktop gebaut haben): Niemand ist so gut darin, Prozesse auf hohen Takt zu optimieren. Da kommt auch TSMC nicht hinterher.

Historisch war das kein Problem, aber als Intel mit neuen Prozessen nicht aus dem Quark kam, waren sie halt dazu gezwungen, ihre bestehenden immer weiter zu verfeinern - und das hieß eben mehr Takt ermöglichen. Dadurch wurde es für den eh schon verzögerten neuen Prozess aber immer schwieriger, Chips zu fertigen, die dann leistungsfähiger sind. Das war ein Teufelskreis auf 14nm, das war jetzt das gleiche auf 10nm/Intel 7 und genau das spricht eben auch gegen einen 15900k als direkte Weiterentwicklung, aber aus TSMC-Fertigung. Der Taktrückstand durch die TSMC-Fertigung würde die Leistung einfach deutlich einbrechen lassen. Selbst wenn der so entstandene Chip viel effizienter sein dürfte als der 14900k.

Ergänzung (Heute um 16:28)

Stand jetzt, wird das auf dem Desktop noch auf AM5 passieren. Für EPYC sind auch 32C pro CCD vorstellbar

Das dann vermutlich wie jetzt auch - die doppelte Kernanzahl für Zen 6c CCD, ebenso wie wir jetzt Zen 5c mit 16 Kernen und Zen 5 mit 8 haben.

 

[SSD960]

Da muss sich Intel ja noch wärmer anziehen. Wenn es so kommt!

 

[lynx007]

@stefan92x

einen "15900k" von TSMC haben wir ja bekommen. Er schimpft sich nur 285k. Meine intension wäre eher gewesen, das ein 15900k von intel produziert wird. Aber das auch langsam Schicht am Schacht war, sah man ja schon beim 14900k, der ja praktsich nichts mehr mit effizens zu tun hat, weil nur noch der Holzhammer geholfen hat.
Sicher auch eine kunst...

Schön finde ich die tatsache, das viel verlustleistung nur durch den DLVR entstehen soll, wei man gut sehen kann wen man in bypassed.... Warum man das von intel deaktiveren will, warum der dlvr überhaupt notwendi ist, ist mir nicht klar.... aber das eifnach mal 25% in Verlustwärme daruch entseht, weil man Spannung x vom Bord nimmt, um sie in spannung y zu verwendeln, ohne auch nur ein bit geschubst wird, ja das ist auch eine tolle Idee... hätte man sicher besser machen können.... also potenzial ist da noch da. 🤡

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[SSD960]

Fix nicht, aber vieles deutet drauf hin, dass Ryzen X/1000 („Medusa“) mit Zen 6 („Morpheus“) mit bis zu 16 Kernen pro CCD kommt.

Dazu wird OpenSIL als neue offene Firmware wohl schon mehr mit einbezogen. Da wird aber EPYC wohl die ersten großen Schritte machen.

Stand jetzt, wird das auf dem Desktop noch auf AM5 passieren. Für EPYC sind auch 32C pro CCD vorstellbar.

Anhang anzeigen 1537739

Das würde bedeuten das ein Ryzen mit 32 Kernen kommen könnte.

 

[Taxxor]

"Unter dem CCD liegenden" war schlicht zu lang. Sehe da kein Problem und sicher kein Clickbait.

Ich muss zugeben ich hab direkt drauf geklickt, weil ich dachte, dass zusätzlich zu den 64MB 3D Cache, die wir alle erwarten, noch woanders was versteckt ist^^

 

[SVΞN]

Das würde bedeuten das ein Ryzen mit 32 Kernen kommen könnte.

Könnte, aber wohl nicht kommen wir.

AMD wird Ryzen nicht gegen die kleineren Ryzen Threadripper stellen.

Ich gehe davon aus, dass es wenn überhaupt in naher Zukunft im Consumer-Segment erstmal auf 24C/48T gehen wird.

Ich muss zugeben ich hab direkt drauf geklickt

Du hättest aber auch so geklickt und Clickbait wäre es, wenn @MichaG in seiner Headline etwas angedeutet hätte, was nicht der Fall ist.

Da der 3D V-Cache aber nun einmal unter dem CCD versteckt ist, ist auch die Heatline korrekt.

 

[MaverickM]

einen "15900k" von TSMC haben wir ja bekommen. Er schimpft sich nur 285k.

Naja, nicht wirklich, oder? Arrow Lake macht so vieles anders, es ist ein fast schon radikaler Umbau der Architektur. Ein großer Schritt für Intel, in die richtige Richtung. Aber eben auch noch sehr viel Wegstrecke, die sie vor sich haben, um am Ziel anzukommen.

 

[Palatas]

Freier Multiplikator - AllCore 5,5 Ghz mit Wakü, hätte schon was. Bin auf die ersten Tests und auf das Übertaktungspotenzial gespannt.

 

[stefan92x]

AMD wird Ryzen nicht gegen die kleineren Ryzen Threadripper stellen.

Ich sehe da deinen Punkt jetzt nicht? Schon aktuell haben die kleinsten Threadripper 12 und 16 Kerne und damit genau so viel wie die größten Ryzen. Und wenn AMD die Kerne pro CCD pauschal verdoppelt, spricht wenig dagegen, dass bei Threadripper genau so zu machen.

Und da man schon heute auf AM5 mehr Kerne (16) bekommen kann als minimal auf sTR5 (12) ist das Argument da ja heute schon die Plattform und eben nicht die Anzahl der Kerne.

 

[bad_sign]

Außer naütlich AMD wäre geil und macht den 9900X3D zu 8+4. Das glaube ich aber kaum

DAS wäre ein Traum. Aber AMD verdient sicher mehr an 1CCD Design als am 2, bei nur ~100€ Unterschied

 

[Salamimander]

Gerade den kann man doch eigentlich überhaupt nicht gebrauchen. Zumindest war das in der aktuellen Generation so.

Ja, das soll ja jetzt anders sein, daher wäre er interessant.

 

[davidzo]

Der 3D-Cache, der sonst auch mit bloßem Auge auszumachen ist, ist dort nicht auffindbar.

Das ist einfach falsch.

Wie diverse Delids beweisen ist der 3D Cache auch beim 5800X3D, 7800X3D und 7950X3D nicht mit dem bloßen Auge ausmachbar. Der X3D CCD sieht dort ganz genauso aus wie der ein normaler CCD.

Das liegt daran dass über dem 3D V-Cache noch ein Siliziumdummy DIE verbaut wird um die Höhe der abgeschliffenen DIEs anzugleichen gegenüber dem standard Wafer-DIE des non-X3D CCD und dem I/O DIE:
https://www.hardwareluxx.de/images/...h_signal_y6/isscc-2022-amd-zen3-09_1920px.png

Die einzigen Fotos die es von einem sichtbaren X3D Cache gibt sind nonfunktionale Prototyoen die AMD bei der Vorstellung gezeigt und herumgereicht hat. Bei den Fotos mehr im profil sieht man dann auch dass der DIE dort ohne das support-silicon papierdünn ist und sich kaum dreidimensional vom package abhebt ganz im gGegensatz zum I/O DIE.

 

[ArrakisSand]

9800X 3D

 

[Cr4y]

kann nur die Hälfte der nötigen Daten vom RAM bekommen, die man bräuchte, um vollen AVX-512-Durchsatz zu haben.

Auf was basiert diese Erkenntnis?

Es könnte einfach unmöglich sein, mehr als 16 Kerne / 32 Threads wirklich sinnvoll in AM5 zu betreiben.

Zumindest im massiven Multicore könnte man so den Takt runter drehen, und effizienter werden.
Vielleicht kommt aber auch voller CUDIMM-Support mit DDR5-10.000. Mit Dualchannel wäre man dann irgendwo bei 170gb/s meine ich. Träumen darf man ja...

 

[Dark Soul]

Ich glaube nicht, dass der Cache unter dem CCD liegt. Wo sollen dann die tausende Leitungen zum Mainboard lang? Durch den Cache durch? Never.

Der Chip ist ja nicht Planar aufgebaut ist bei einem PCB mit mehreren Lagen nicht anders, da geht es raus wo es rauskommen soll / kann - noch dazu, "tausende Leitungen"? Der Sockel hat nur 1718 Kontakte. "tausende" impliziert ja fast schon dass es mehrere tausende sind

Der IO soll sogar exakt der gleiche sein. Oder sind das Fehl informationen?

Nein - wurde ja auch nach den Die Shots von Fritzchens Fritz bestätigt.

Oder benutzt Starcitizen mehr Threads als auf einen CCD passen?

Ist meistens so - kann man im Task Manager anschauen Einfach in die Detailliste klicken -> Rechtsklick auf die Spalten oben (zB. auf die Spalte mit dem Text "Name") -> Select Columns (Spalten Auswählen?) -> Threads Auswählen.

Dann sieht man sehr schnell was, wie viele, Threads braucht

 

[Cr4y]

Schön finde ich die tatsache, das viel verlustleistung nur durch den DLVR entstehen soll, wei man gut sehen kann wen man in bypassed.... Warum man das von intel deaktiveren will, warum der dlvr überhaupt notwendi ist, ist mir nicht klar....

Na, weil man die Spannung so besser auf die Lastzustände der einzelnen Komponenten abstimmen kann. DLVR war schon für Raptor Lake im Gespräch und kam dann nicht (vermutlich weil es zu viel zusätzlichen Stromverbrauch verursacht hätte). Ende vom Lied war, dass Teile der CPU falsche Spannungen bekommen haben. Leider meist zu viel. Das Degradationaproblem war geboren.

 

[Volvo480]

...
Vielleicht kommt aber auch voller CUDIMM-Support mit DDR5-10.000. Mit Dualchannel wäre man dann irgendwo bei 170gb/s meine ich. Träumen darf man ja...

Der Traum wird wohl einer bleiben...

Leider schafft der IMC von AMD jetzt schon weniger Bandbreite als er theoretisch könnte und einige GB/s weniger als der von Intel.

Bei DDR5 6000 sind es gerade mal um ~75GB/s bei der aktuellen 9000er Serie zumindest lt. dem neuesten Aida64 Tool.

Vielleicht mit besseren Timings, anderem RAM oder anderem Mainboard auch mal 78GB/s beim 7950X... Siehe anderen Thread.

Bei DDR5 10000 kommt man dann vielleicht bei ~125-130GB/s raus.

Oder AMD schafft es via AGESA Update, den DDR5 endlich mit den dafür im Standard vorgesehenen 32-bit subchannels anzusprechen wie bei den aktuellen Intel : "... the new architecture sees each of the two memory controllers address a sub-channel of a different channel. So controller 1 would address sub-channels 1 of both channels, while controller 2 would address sub-channels 2 of both channels. This approach probably lets Intel better utilize the sub-channel parallelism on DDR5."

 

[duskstalker]

Bin so gespannt, wie hart der Schlag für Intel wird

den schlag spüren vorallem die endkunden im geldbeutel, die jetzt keinen 7800x3d mehr für 330€ kaufen können, sondern zum ~500€ 9800x3d greifen "müssen" - aus ermangelung an alternativen.