News AMD Ryzen „Medusa“: Zen 6 soll in der Tat noch einmal im Sockel AM5 erscheinen

[ETI1120]

Ich würde zwei sparsame Kerne im IO-Die durchaus begrüßen, hauptsächlich um den Idle-Stromverbrauch zu reduzieren (durch Abschalten aller Compute-CCDs).

Einige Gerüchte zu Strix Halo besagen, dass im IOD ein Cluster mit Low Power Cores vorhanden sind. Dies würde zu "Low power option" von Nirvana/Eldora auf der von MLID geleakten Folie von Ende September 2023 passen.

Das würde bedeuten es sind Kerne die dafür optimiert sind, bei geringer Auslastung hoch effizient zu arbeiten. Das sind keine Kerne die bei mittlerer bzw. hoher Performance eingesetzt werden können.

Sicherlich könnte man dann auch durch Weglassen der übrigen CCDs eine Low-End-APU vergleichbar mit den früheren AM1-APUs basteln.

Dies ergäbe IMO kein brauchares Produkt. Viel zu viel ungenützte Schaltkreise und zu wenig Rechenleistung. Und da der Chip zu groß wäre, wäre er als Zugabe noch ineffizient.

Bisher sollte ja Zen 6 neuen Socket erhalten, jetzt aber ja AM5 in Sicht.

Es ist nicht "in Sicht". Die Unterstützung von AM5 bis 2027+ bedeutet im Klartext, dass Zen 6 auf AM5 kommt. Mit dem + hat sich AMD es offengelassen, wie sie bei Zen 7 vorgehen. Hier hängt es sowohl vom Releasedatum der Spezifikationen als auch davon ob wie die ganzen neuen Optionen am Markt angenommen werden.

Da wäre Chiplet Zen 6 in 3nm oder 2nm zu erwarten, I/O dann 4nm.

Die interessanten Fragen sind:

• wie wirkt sich das Advanved Packaging auf die Architektur des Package für Ryzen und für EPYC aus?
• Steht Hybrid Bonding Wafer on Wafer schon für Zen 6 zur Verfügung oder kommt dies erst in einer späteren Generation?
• Welche CCDs bietet AMD mit Zen 6 an? Die Option mit höherer Anzahl von Kernen ist für die EPYC interessant, für Ryzen eher nicht.
• Welche non-CPU-Chiplets gibt es für Zen 6?

Wenn das geklärt ist, ergibt sich automatisch ob es sich überhaupt lohnt den IOD auf 4 nm zu bringen.

Sobald Hybrid Bonding Wafer on Wafer bereit steht, werden sich die monolithischen APUs sich auf die Mendoccino Klasse beschränken.

Mal als Variante des Krakan Point Core mit AI, 8 CU RDNA 3.5, dazu 2 Zen 5 + 4 Zen 5c (soll bis 4 GHz gehen) könnte AMD sowohl 4* Zen 5c, deaktiviert AI, 2 von 8 CU bis Hexacore Ryzen 3 mit 4 CU, also auch I/O mit 8 CU und AI für Chiplets werden.

Krackan Point soll 4+4 classic und dense, 8 CUs + NPU mit mindestens 40 TOPS sein.

Es wird abgespeckte SKUs geben, damit möglichst viele Dies verwertet werden können.

Ein Hexacore Zen5 plus 4* Zen 5c plus AI plus 6 CU wäre locker als Ryzen 9700 GAI vermarktbar,
also Oktacore Zen 5 mit 8 CU als Ryzen 9800 GAI.

Sowohl Strix Point als auch Krackan Point haben nur 16 frei PCIe Lanes. Das dürfte auf 8 PCIe-Lanes für die Grafikkarte rauslaufen.

Beim Zen 6 dann gleiche Modelle.

Warten wir Mal in Ruhe die CES 2025 ab, was AMD bei Strix Halo bringt. Wie AMD Krackan Point positioniert und ob es Andeutungen für 2026 gibt.

 

[Limit]

Einige Gerüchte zu Strix Halo besagen, dass im IOD ein Cluster mit Low Power Cores vorhanden sind. Dies würde zu "Low power option" von Nirvana/Eldora auf der von MLID geleakten Folie von Ende September 2023 passen.

Im Notebook-Segment wäre der Idle-Stromverbrauch mit dem normalen Chiplet-Design deutlich zu hoch. Ich hoffe nun, dass sie etwas ähnliches auch für die normalen Desktop-Chips bringen.

Dies ergäbe IMO kein brauchares Produkt. Viel zu viel ungenützte Schaltkreise und zu wenig Rechenleistung. Und da der Chip zu groß wäre, wäre er als Zugabe noch ineffizient.

Da hast du vermutlich recht. Es gäbe zwar sicherlich irgendwelche Spezialbereiche wo das nützlich wäre, aber für die breite Masse wird man wohl eher eine abgespeckte APU als Basis wählen.

Es ist nicht "in Sicht". Die Unterstützung von AM5 bis 2027+ bedeutet im Klartext, dass Zen 6 auf AM5 kommt. Mit dem + hat sich AMD es offengelassen, wie sie bei Zen 7 vorgehen. Hier hängt es sowohl vom Releasedatum der Spezifikationen als auch davon ob wie die ganzen neuen Optionen am Markt angenommen werden.

In der Vergangenheit hat AMD meist Intel den Vortritt gelassen, wenn es um die Etablierung neuer (Speicher-)Standards ging. Nachdem AMD aber nun was Technologie und auch Marktanteile angeht immer mehr aufholt bzw. überholt, würde es Zeit, dass auch AMD mal die Führung übernimmt. Deshalb könnte ich mir vorstellen, dass sie Zen6 z.B. mit einem hybriden Speichercontroller ausstatten und man auf dem alten Sockel eben nur DDR5 bekommt, mit dem neuen Sockel aber DDR6 nutzen kann.

 

[RKCPU]

Dies ergäbe IMO kein brauchares Produkt. Viel zu viel ungenützte Schaltkreise und zu wenig Rechenleistung. Und da der Chip zu groß wäre, wäre er als Zugabe noch ineffizient.

Bei 4nm liegt der Chip bei etwa $1/7 je mm², 160 mm² also etwa $22.
Maskenentwicklung kostet einige Mio. Dollar zudem auch Langzeitverfügbarkeit für einige Modellreihen nötig.
$10 Mio. beim Chip zu sparen rechnet sich erst wenn mehr als 1 Mio. CPU verkauft würden und das Design unter $10 Mio. Entwicklungskosten hätte.

Krackan Point soll 4+4 classic und dense, 8 CUs + NPU mit mindestens 40 TOPS sein.

Vielleicht ist Krackan Point ('Der Hocker') auch das I/O DIE?
Athlon könnte also einen Haufen Deaktivierungen noch als verkaufsfähiges Produkt aufnehmen,
wie ohne AI, nur 2 CU, nur 4 Cores.

 

[ETI1120]

Bei 4nm liegt der Chip bei etwa $1/7 je mm², 160 mm² also etwa $22.
Maskenentwicklung kostet einige Mio. Dollar zudem auch Langzeitverfügbarkeit für einige Modellreihen nötig.
$10 Mio. beim Chip zu sparen rechnet sich erst wenn mehr als 1 Mio. CPU verkauft würden und das Design unter $10 Mio. Entwicklungskosten hätte.

Nette Theorie, aber IMO sind Deine Argumente nicht überzeugend.

1. Wieso sollte AMD bei Zen 6 mit so etwas anfangen?
   Einen IOD in andeer Funktion zu verwenden hat AMD bisher 1 Mal gemacht. Der IOD von Zen 2 wurde als Chipsatz für X570 verwendet, weil es kein Chipsatz mit PCIe 4.0 von ASMedia gab. Die Beschwerden über den zu hohen Verbrauch des X570 Chipsatzes füllen Bände. Dies lag nicht am Node. Der war, wie Zen 1 gezeigt hat, in Ordnung.
2. Die IODs haben erheblich weniger Transistoren als die CCDs und vor allem noch viel weniger als die APUs.
   Damit sind die IODs beim Entwurf erheblich billiger als CCDs und APUs. Der Grund warum AMD die IODs in zwei Generation verwendet sind IMO nicht die Kosten bei der Entwicklung, sondern die Kosten für das Validieren der Plattform, die bei AMD und den Boardherstellern anfallen.
   Zahlen von TPU:
   • IOD
     • Zen 4: 3,4 Mrd Transistoren
     • Zen 2: 2,1 Mrd Transistoren
   • CCD
     • Zen 5: 8,3 Mrd Transistoren
     • Zen 4: 6,5 Mrd Transistoren
   • APU
     • Strix Point: 34,0 Mrd Transistoren
     • Phoenix: 25,4 Mrd Transistoren
3. Der Aufwand beim Schaltungsentwurf steigt überproportional zur Anzahl der Transistoren.
4. Jede zusätzliche Rolle in der ein Chip verwendet wird, bringt zusätzlichen Testaufwand.

Vielleicht ist Krackan Point ('Der Hocker') auch das I/O DIE?

Krackan Point kann diese Funktion nicht erfüllen. In Krackan Point sind die für einen IOD notwendigen Funktionen nicht implementiert.

Das ist Strix Point:

Die Shot FritzchenFritz und annotiert von @Nemez (GPUsAreMagic)

Streicht man

1. Vier Zen 5 dense Kerne samt L2 Cache
2. Die 8 MByte L3-Cache zwischen den beiden Reihen mit Zen 5 dense Cores
3. Vier RDNA 3.5 WGP und vielleicht ein bisschen GPU
4. bei der NPU maximal 1 von 8 Spalten mit 4 AI Tiles und einem Memory Tile
   Mit 2 Spalten weniger erreicht die NPU nicht mehr die 40 TOPS.

dann kommt man ungefähr bei Krackan Point raus.

Strix Point hat ca 230 mm² Die Fläche. Ähnlich wie bei Phoenix (178 mm²) => Phonix 2 (137 mm²) wird es keine Wunder geben. Mein Tipp für die Die Size von Krackan Point ist in etwa 170 - 180 mm²

Das ist der Zen 4 IOD, der auch bei Ryzen 9000 verwendet wird:

Quelle siehe Grafik.

Alleine schon wie dominant die GPU auf dem IOD wirkt, zeigt, dass dieser IOD erheblich kleiner als Strix Point ist. Wenn man hier noch 8 CPU Kerne*) inklusive L3 Cache, mehr CUs und eine NPU drauf knallt, ist man schnell in der Nähe von 200 mm².

Krackan Point wird erheblich größer als der IOD von Zen 4. Das einzige was er an IO mehr bietet als der IOD ist 2 mal USB4.
Allerdings fehlen bei Krackan Point im Vergleich zum IOD:

1. 12 PCIe PHYs
   Da Strix Point PCIe 4.0 verwendet, wäre es sehr wundersam wenn der abgespeckte Krackan Point PCIe Gen 5 verwenden würde.
2. Die beiden GMI3/IFOP Ports (Infinity Fabric), ohne diesen Ports können keine die CCDs angesteuert werden.
3. die Verschaltung der beiden GMI3/IFOP Ports zu den Memory Controllers und der IO von Krackan Point.

Ohne die Punkte 2 und 3 ist Krackan Point als IOD untauglich. Und mit 16 PCIe Lanes wäre Krackan Point als IOD eine Farce. Wenn man bei Krackan Point diese Funktionen implementiert, ist man IMO schnell in der Nähe von 200 mm².


*) Die Low Power Option, die auch in den Spekulationen zu Strix Halo herumgeistert, ergäbe einen Sinn, wenn man sie auf niedrige Frequenzen und niedrige IPC auslegen würde. Diese Kerne wären nochmals deutlich kleiner als Zen 5 dense. Und würden da weniger Transistoren mit niedrigen Frequenzen arbeiten auch wenig Power benötigen. Aber sie würden im Vergleich zu den Classic Cores auch wenig Performance haben.

Athlon könnte also einen Haufen Deaktivierungen noch als verkaufsfähiges Produkt aufnehmen,
wie ohne AI, nur 2 CU, nur 4 Cores.

Wenn man die Schaltkreise erst gar nicht drauf packt, können sie nicht kaputt gehen.
Die zen 4 IODs mit nicht brauchbarer GPU kommen in die F-Versionen. Bei anderen Fehlern landen sie wohl in der Mülltonne.

Noch eine Anmerkung zu Strix Point und Krakan Point auf AM5​

Bei Strix Point fehlen im Vergleich zu Phoenix fehlen 4 PCIe Lanes und im Vergleich zu den Desktop Prozessoren fehlen 12 PCIe Lanes.

Während Phoenix 1 den Grafikkarten Slot noch mit 8 Lanes ansteuert, sind es bei Strix point /Krackan Point wie bei Phoenix 2 nur noch 4 Lanes. 4 PCIe Lanes Gen 4 entsprechen 16 PCIe Lanes Gen 2:
https://www.techpowerup.com/review/nvidia-geforce-rtx-4090-pci-express-scaling/28.html

 

[RKCPU]

AMD ist blank bei AI für Ryzen 9000 Serie und die GPU schwächer als selbst Budget Phoenix.
PCIe 5.0 für 4nm nach 6nm ist auch kein Hexenwerk.

Im Vergleich zu Intel sind Hexacore eher schwächlich, AMD kann nicht darauf bauen, dass Intel die untere Mittelklasse zu schwach baut, dass es AMD noch reicht.

Klar, nur AMD kennt alle Zusammenhänge und Wirtschaftlichkeit.

 

[ETI1120]

AMD ist blank bei AI für Ryzen 9000 Serie und die GPU schwächer als selbst Budget Phoenix.

Bei den Ryzen 9000 non G kommt in der Regel eine Grafikkarte ins System. Gegen diese Grafikkarte sieht selbst Strix Point kein Land. Beim Power Budget auf dem Desktop spielt es keine Rolle dass eine dGPU ineffizienter als eine NPU ist.

Und im Zweifel gibt es für Systeme ohne dGPU noch die APUs.

PCIe 5.0 für 4nm nach 6nm ist auch kein Hexenwerk.

Die Frage ist, was will man mit PCIe 5.0 im Notebook.
8 PCIe Lanes Gen 4 sind für das Anschließen einer Mobil GPU vollkommen OK.

Für welche Anwendungen im Notebook ist eine SSD mit Gen 4 und 4 Lanes nicht schnell genug?

Im Vergleich zu Intel sind Hexacore eher schwächlich,

Dies ist alleine eine Frage des Preises.

AMD kann nicht darauf bauen, dass Intel die untere Mittelklasse zu schwach baut, dass es AMD noch reicht.

Dann muss AMD die einzelnen Kerne stärker machen, mehr Cache verbauen oder die Preise der 8 und 6 Kern SKUs senken.

Klar, nur AMD kennt alle Zusammenhänge und Wirtschaftlichkeit.

Was besseres fällt dir nicht ein?

AMD hat Intel mit dem Chipletansatz auf dem falschen Fuß erwischt.

Aber der Konter von Intel mit den E-Cores hat sehr gut die Schwachstelle von AMD getroffen. Durch die Organisation mit 8 Kern CCDs kann AMD bei den Client SKUs nicht einfach die Anzahl der Kerne um 2 erhöhen.

Bei Zen 6 wird sich einiges Ändern, Advanced Packaging, CCDs (auch?) mit 16 Kernen bringt auf alle Fälle Änderungen in den Aufbau der CPU.

Ein IOD der als eigenständige APU verbaut werden kann, halte ich allerdings für extrem unwahrscheinlich.

 

[RKCPU]

AMD hat diese Chance, die CCDs identisch zu lassen und nur das IO-DIE zu aktualisieren, sage und schreibe noch kein einziges Mal genutzt.

Wenn AMD ein I/O in 4nm mit 4x WP / 8x CU, dazu AI-Unit und Platz für 4x Zen*c böte, wäre auch Tasch noch via Zen5 Reihe möglich.
Der Chip wäre dann Ersatz für einfache Grafikkarten.

 

[CDLABSRadonP...]

@RKCPU Das ist richtig, das Resultat wäre außerdem wahrscheinlich sehr sparsam im Idle (da dann die CCDs schlafen gelegt werden können) und könnte nochmals einen ordentlichen Performanceboost durch besseren Speichercontroller mit sich bringen. Wäre auf jeden Fall eine Idee, mit der AMD die bisher bescheidenen Verkäufe von GraniteRidge (es verkauft sich ja bislang bloß GraniteRidge-X, in Form des 9800X3Ds, gut) vergessen machen könnte.

 

[stefan92x]

Wenn AMD ein I/O in 4nm mit 4x WP / 8x CU, dazu AI-Unit und Platz für 4x Zen*c böte, wäre auch Tasch noch via Zen5 Reihe möglich.
Der Chip wäre dann Ersatz für einfache Grafikkarten.

Im Prinzip redest du von Strix Halo... dem fehlen zwar die c-Cores, dafür ist die GPU deutlich größer.

@CDLABSRadonP... und damit kann man im Prinzip schon sagen, dass AMD die Chance nutzt, den IOD zu aktualisieren. Natürlich ist das schon speziell und kein Nachfolger für den Standard-Ryzen, aber generell ist das ja schon etwas was zeigt, dass AMD solche Schritte gehen kann.

 

[RKCPU]

@RKCPU Das ist richtig, das Resultat wäre außerdem wahrscheinlich sehr sparsam im Idle (da dann die CCDs schlafen gelegt werden können)

So ein Chip wäre für Desktop und Thin Client besser als die Mobilchips.

@stefan92x Was AMD nun im.Desktop fehlt ist die AI Unit und Einsteiger Grafikleistung.
Zudem 6-8 Zen 5 an 32 MB L3-Cache plus 'c' Cores in geringer Anzahl.
Beim Zen 6 / 6c soll sowas Ähnliches ja kommen.
Geringe Leistungsaufnahme IDLE wird immer wichtiger, mein 5700G punktet hier gut.

AI Upscaling bei RDNA 4 klappt sehr gut, jetzt überlegt AMD auch RDNA 3/ 3.5 so zu beschleunigen. Schafft man in 720p nativ noch ansehnlich HD oder 1.440p via Upscale deckt man viel Einstiegsgamer mit ab.

TSMC 3nm wird teurer, also minimaler Flächenbedarf ist angesagt = viel nach 4nm auslagern.

 

[CDLABSRadonP...]

So ein Chip wäre für Desktop und Thin Client besser als die Mobilchips.

Genau. So ein Chip wäre übrigens auch für dGPU-DTRs besser als sonstige Mobilchips.

Im Prinzip redest du von Strix Halo... dem fehlen zwar die c-Cores, dafür ist die GPU deutlich größer.

@CDLABSRadonP... und damit kann man im Prinzip schon sagen, dass AMD die Chance nutzt, den IOD zu aktualisieren. Natürlich ist das schon speziell und kein Nachfolger für den Standard-Ryzen, aber generell ist das ja schon etwas was zeigt, dass AMD solche Schritte gehen kann.

Ich hoffe sehr, dass Strix Halo auch ohne Cores im IO-DIE effizient genug arbeiten können wird, um zumindest zu Intel konkurrenzfähig zu sein. Und ja, ich halte Strix Halo generell für ein super spannendes Produkt. Freue mich darauf, wenn die wirkliche DeepDive-Vorstellung dazu mal folgt...

 

[CDLABSRadonP...]

@RKCPU @stefan92x @Jan @Vitche
Mir ist vorhin eine krasse Idee gekommen: Bei AMD steht ja auch noch Sonoma Valley in der Pipeline --- mit 4xZen5C, mit 4CUs in einem Samsung-4er-Prozess. Was, wenn AMD dieses Budget-SOC doppelt verwertet und zwar einmal als Ersatz für das bisherige IO-DIE in GraniteRidge und andererseits eben als UltraLowEnd-Angebot, besonders für Budget-NAS und Budget-Notebooks? Das IO-DIE zweckzuentfremden haben sie ja schon einmal mit X570 gemacht, solche Ideen sind ihnen als nicht fremd. Des weiteren hätte das für sie den Vorteil, dass sie die DIEs in rauen Massen vorhalten könnten, unabhängig davon, was die OEMs tatsächlich bestellen. Jederzeit wäre es ihnen möglich, die Produktion heraufzufahren und jederzeit wäre es ihnen möglich, Restbestände (über die Desktop-Prozessoren) abzuverkaufen.

 

[stefan92x]

Was, wenn AMD dieses Budget-SOC doppelt verwertet und zwar einmal als Ersatz für das bisherige IO-DIE in GraniteRidge und andererseits eben als UltraLowEnd-Angebot, besonders für Budget-NAS und Budget-Notebooks?

Dafür müsste Sonoma Valley enorm viel IO bekommen. Für so einen Low Budget Chip würde ich vielleicht 8 PCIe-Lanes erwarten, aber um als IO-Die zu funktionieren, bräuchte man eher 60 (28 rausrücken über den Sockel, 2x16 als IF-Links zu den CCD).

Das könnte man natürlich machen, aber ist glaube ich nicht so trivial wie du gerade denkst.

 

[CDLABSRadonP...]

@stefan92x Ich glaube auch nicht, dass das trivial ist. Das ist sogar ein ziemlicher Holzhammer. Aber AMD hat das, wie gesagt, mit dem X570 schon einmal gemacht. Und, wie bei dem Glofo-Prozess damals gilt hier natürlich auch, dass sie mit Chipfläche großzügig umgehen können. Denn es sind nun einmal Samsung Foundries...