News AMD Ryzen 7 9800X3D: Versteckter 3D-Cache, freier Multi und Aufpreis zum 7800X3D
Mit sachlich falschen Titeln als Alleinstellungsmerkmal zu werben ist mindestens "schwierig".Mensch_lein schrieb:
Okay, die BLöD-Zeitung ist damit durchaus (wenn auch weniger als früher) erfolgreich... aber ob das so nachahmenswert ist?
Schinken42
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Der Cache erzeugt aber keine signifikante Wärme, sondern die Kerne. Dass die Kerne jetzt näher am Heatspreader sind ist also vorteilhafter als wenn es der Cache ist, einleuchtend? Vorher ht der Cache als Zwischenschicht einfach die Wärmeabfuhr behindert, jetzt nicht mehr, weil er nicht "im Weg" (zwischen Hitzequelle und Heatspreader) liegt.Krik schrieb:
Schinken42
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Was hat die Phrasendrescherei mit dem Thema zutun?ETI1120 schrieb:
Fakt ist dass Zen5 sehr wohl von Latenzverbesserungen profitiert. Das kann man leicht selber mit DRAM timings ausprobieren. Der Aida Latenzfix ist kein Hinweis dass Zen5 aufgrund des großen Caches und ROBs eh schon weitgehend Latenzunabhängig operiert. Und das war deine ursprüngliche Aussage, nämlich dass eine latenzärmere Anbindung zwischen I/O Die nichts bringt. Ich denke es ist sehr wahrscheinlich dass Zen6 genau dort ansetzen wird, denn der IFOP Interconnect hat sich nun seit Zen2 nicht verändert.
Und? Epyc Packaging ist auch BEOL bzw. post-Fab (das ist was relevant ist).ETI1120 schrieb:
Zen5 ist auch post-fab . Selbst Mi300A ist post-fab, denn nur die XCDs sind hybrid gebondet, der HBM und die I/O DIEs haben auch wieder µbumps.
Das ist ein Zirkelschluss, kein Argument. Und es ignoriert auch den eigentlichen Punkt der Diskussion den @stefan92x angesprochen hat: Dass man durch 3d Packaging bessere Latenzen erreichen kann als mit dem bisherigen Infinity-fabric on Package.ETI1120 schrieb:
Es ist naheliegen dass Radeon Instinct stacked silicon verwendet weil das eine Vorraussetzung für die Benutzung von HBM ist. Mi-300A verwendet das allerdings auch für den i/o DIE. Die Diskussion ging nicht darum ob Epyc HBM braucht (was in AVX512 Edgecases sicher auch interessant wäre, also ein Mi-300AAA it nur CPU DIEs und HBM). Sondern es ging um die Anbindung des IO-DIEs.
Deine ursprüngliche Aussage war dass es technisch nicht möglich ist bei Epyc den i/o DIE über 3D oder 2.5D statt über das Flipchip Package anzubinden. Jetzt ruderst du zurück und behauptest du hättest lediglich gesagt dass es finanziell nicht sinnvoll wäre. Ich frage nur wo du das wissen her nimmst, da es sich imo nicht deckt mit dem Indusrietrend.
Weil man nicht nur den HBM mit dem jeweiligen DIE verbindet, sondern auch die DIEs untereinander. Die Fläche an Brücken nähert sich dann eh einem interposer an.ETI1120 schrieb:
ETI1120 schrieb:
Das muss nicht unbedingt mit Zen5 alleine zutun haben. Ein Teil der architekturellen Änderungen hat AMD schon vorrausschauend für Zen6, Zen7 gemacht. Das Potential könnte also erst in künftigen CPU-Generationen gehoben werden. Lisa hat mal durchscheinen lassen dass AMDs teams anscheinend nach einer art continuous delivery modell arbeiten und daher wenig anfällig für Verzögerungen sind. Natürlich gibt es noch fertigungstechnische Verzögerungen, aber bei der Architektur kommt halt rein was bis dahin fertig und getestet ist. Angeblich hat das Managemend bei Strix point eine Ausnahme gemacht weil man unbedingt noch eine neuere NPU version rein haben wollte, wodurch der Chip den OEMs erst verspätet zur Verfügung stand.
Hier ein paar Aussagen von Mike Clark aus dem Interview von Gerorge Cozma, die ein wenig aufschluss darüber geben wieso wir bei Zen5 wimöglich nicht die vollen Vorteile des breiteren Cores sehen:
danach gefragt wieso Zen5 kein NOP Fusion mehr unterstützt was man mit Zen4 erst eingeführt hatte:
Und über die 4 -> 6 Integer Alus:
habe den Dchreibfehler für dich gefixt:ETI1120 schrieb:
"Über diesen Punkt sind wir bei X86 CPUs schon sehr lange hinaus. Die einfachen Tricks sind schon vor 20 Jahren ausgegangen."
Den Wunsch gebe ich gerne auch zurück 🤲ETI1120 schrieb:
Mensch_lein
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ich zitiere mich mal selbst:Nagilum99 schrieb:
https://de.wiktionary.org/wiki/verstecken
Bezeichnend ist ja auch, dass Synonym "verbergen" dazu. Da wird ein Schuh draus, man hat den Cache nicht direkt gesehen, wo man ihn erwartet hätte. Er war verborgen, da er unten ist. etc. pp.
Kurz gesagt, der Titel ist sachlich nicht falsch, da man den 3d cache nicht direkt sieht, betrachtet man die CPU wie üblich von oben. Insofern kann man ruhig schreiben, er sei versteckt, da er nicht direkt dort zu finden ist, wo man ihn erwarten würde, wie man es früher gemacht hat.
Beim letzten Teil musste ich schon schmunzelt, du hast also meine Stossrichtung bemerkt, aber die Aussage selbst nicht verstanden. Da stand von mir, dass man die Balance finden soll, nicht, man würde am besten der Blöd-Zeitung nachwandeln. Ein feiner Schied-unter.. wie ich finde.
Es geht um die Balance und damit begründe ich meine Haltung. Die musst du natürlich nicht teilen. Aber etwas als "sachlich falsch" zu bezeichnen, dass es nunmal nicht ist, ist eher "schwierig", wie ich finde.
Die Basis meiner Aussage war, CB will natürlich, sich von der Masse abheben und das nicht um jeden Preis. So ist es ja nicht, darum ist die Formulierung eigentlich ganz gelungen. Denn sie macht neugierig, jedenfalls hatte es bei mir diesen Effekt. Genau das ist ein Alleinstellungsmerkmal, dass die anderen Redaktionen nunmal NICHT hatten.
Ich verstehe es ja, wenn du der Leser bist, der nur staubtrockenes lesen möchte. Sei dir unbenommen, klar. Nur trifft das eben nicht auf die grössere Masse zu. Und nein, damit ich nicht Bild-Blöd und Konsorten gemeint, sondern die Masse an Menschen, die nunmal auch beim Lesen spass haben wollen und nicht vor Staubtrockenem ersticken wollen, bis sie an ihre Infos kommen. Etwas hart formuliert, aber du verstehst sicher, was ich damit meine.
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Ob sich die CPU als Nachfolger für einen 7800X3D lohnt eher nicht oder?
In wie fern ? Designt werden die CPUs noch immer von Intel und keinem anderen .... Mag sein dass ich hier manches falsch verstehe aber irgendwie kommen mir manche Kommentare so rüber als würde manche denken tsmc wurde jetzt CPUs designen sind aber nur auftragsfertiger ....lynx007 schrieb:
Wird schon ein kosten/nutzen Faktor von Intel gewesen sein wenn sie extern ihre CPUs fertigen lassen ..... Auch Intel baut ihre maschienen nicht selber .... Wenn sie eben nicht Mal auf die schnelle an die Produktionsanlagen kommen das dauert halt Teil Jahre ..... Arbeite für die Industrie und selbst da dauern simple prossese also Anlagen bei Baubeginn mehrere Jahre bis hinten was rausfällt
Korben2206
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Eine ziemlich gute Analyse zu compute-on-top vs. compute-on-bottom wie ich finde:
TL,DR;
compute-on-bottom gewinnt in fast allen Kategorien (Power, Latency, Stacking, Complexity, Packaging), ABER compute-on-bottom gewinnt in Thermals. Und das ist bei dieser CPU mit Abstand der wichtigste Punkt. Alle anderen sind eher relevant wenn man mehr als einen Stack SRAM nutzen will, was bei Consumer-Desktop-CPUs aktuell nicht vorkommt. Und die marginalen Nachteile bei Power und Latency durch nur einen SRAM-Stack können durch die Möglichkeit zu höheren Taktraten (OC!), weil bessere/leichtere Hitzeabfuhr, locker ausgeglichen werden.
TL,DR;
compute-on-bottom gewinnt in fast allen Kategorien (Power, Latency, Stacking, Complexity, Packaging), ABER compute-on-bottom gewinnt in Thermals. Und das ist bei dieser CPU mit Abstand der wichtigste Punkt. Alle anderen sind eher relevant wenn man mehr als einen Stack SRAM nutzen will, was bei Consumer-Desktop-CPUs aktuell nicht vorkommt. Und die marginalen Nachteile bei Power und Latency durch nur einen SRAM-Stack können durch die Möglichkeit zu höheren Taktraten (OC!), weil bessere/leichtere Hitzeabfuhr, locker ausgeglichen werden.
Du glaubst doch auch sonst nicht alles was Dir die Werbefuzzis erzählen.theGucky schrieb:
3D V-Cache wurde für die Server entwickelt. Die Ryzen X3D sind aus Zufall entstanden. Im AMD Labor hat man ein paar für die Server nicht benötigte Dies für Ryzen CPUs verwendet. dabei ist AMD aufgefallen wie gut viele Games auf mehr Cache reagieren.
Welche Spiele profitieren von der stark erweiterten FPU? Ganz zu schweigen von AVX-512?
Korben2206
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Nette Geschichte. Hast du dafür auch Quellen? Nicht benötigte Server Dies mal "eben" in eine Ryzen CPU einbauen.. ne, ist klar.ETI1120 schrieb:
@Korben2206 Gamers Nexus hat eine Serie über ein Lab Tour bei AMD gemacht, da haben die beiden, die Gamers Nexus den Aufbau von 9800X3D erklärt haben dies erzählt.
Korben2206
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Für die "AMD macht jetzt Intel und tut nichts mehr"-Theorie Anhänger:
Sehr interessantes Video, dass zeigt, wie wenig AMD getan hat. Generell wirkt es so, als ob Zen 5 primär Wegbereiter für Zen 6 o.ä. ist. Es wurde sehr viel verändert, was sich aber nicht bei jeder Arbeitslast widerspiegelt.
Sehr interessantes Video, dass zeigt, wie wenig AMD getan hat. Generell wirkt es so, als ob Zen 5 primär Wegbereiter für Zen 6 o.ä. ist. Es wurde sehr viel verändert, was sich aber nicht bei jeder Arbeitslast widerspiegelt.
MalWiederIch
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„Praktischerweise werden die alten CPUs deutlich teurer, damit der Aufpreis zur neuen, laut Herstellerbenchmarks 8% schnelleren CPU günstiger erscheint“Sturmwind80 schrieb:
Komm schon, das hast du dir doch nicht wirklich zurechtgeredet
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